Логическое запоминающее устройство Советский патент 1975 года по МПК G11C15/00 

(5i) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО где в регистре числа 6 хранится «нуль. При такой комбинации адресного и разрядных сигналов в ячейке памяти формируется результат логической операции «Запрет по X, а на выходах усилителей воспроизведен-ия 2 - результат «конъюнкции. В тех разрядах, где выходной сигнал усилителя воспроизведения 2 соответствует логическому «нулю путем инвертирования сигнала с выхода усилителя воспроизведения 2 формируется результат «операции Шеффера, которая является дизъюнкцией «суммы по модулю два и «операции Пирса. Выходные сигналы со СхХем «НЕ 9 поступают на инфор.мацнонные входы схемы «И 11, на другие входы которых подается овнхросигнал с шины 16. С выходов схем «И 11 сигналы поступают на входы «установки нуля триггеров 7 регистра 8. Во втором такте формирователь 3 по сигналу на птне 18 формирует ток записи, а формирователь 4 по сигналу на шипе 14 - ток запрета записи «единицы в тех разрядах, где в регистре числа 6 хранится «единица. Такая комбинация адресных и разрядных токов (пере.магничпвает запоминаюш,ие элементы в тех разрядах ячейки памяти, где х-ранился «нуль, который соответствует обратному коду информации, храшшой в запоминающей ячейке, т. е. отрицанию «запрета по Х или «имлликащи от У к X, и где отсутствует ток запрета записи. В результате на выходах усилителей воспроизведения 2 возникнет код, являющийся рез льтато1.м поразрядной логической «операции Пир:са двух слов: хранимого до начала операции в ячейке памяти и поступившего на входы триггеров 5 регистра числа 6перед началом выполнения операции. Этот код с выходов усилителей воспроизведения 2 поступает на один из входов схем «И 10, на другие входы которь х поступает сигнал с шины 15. С выходов схем «И 10 сигналы подаются на входы «установки нуля триггеров 7регистра 8. В результате такой коррекции, проведениой во втором такте, в регистре 8 образуется «сумма по модулю два двух слов. Для выполнения операции «логическая равнозначность выбирается необходимая ячейка и подается синхросигнал по Шй-не 17, который управляет формированием адресного тока считьрвания, а сигналом на шине 13 включаются формирователгг 4, которые вырабатывают токи запрета считывания в тех разрядах, где в регистре 6 хранится «единица. При такой комбинации токов в запоминающей ячейке образуется результат «конъюнкции двух слов, расположепных в регистре б и одной из ячеек накопителя 1. В результате инверсии выходных сигналов усилителей воспроизведения 2, соответствующих операции «запрета по /Y, на информационные входы схем «И 11 поступает код, являющийся результатом операции «и.мпликация от У к X, представляющей собой дизъюнкцию «логической равнозначности н «запрета по F исходных слов. На управляющие входы схем «И 11, o6Tjeдиненные между собой, подается синхросигнал с шины 16, разрешающий поступление си1налов с выходов схем «Н II на входы «установки единицы триггеров 7 регистра хранения результата 8. Во втором такте выбранный формирователь 3 при иаличии сигнала на шине 18 выдает импульс тока заниси, а формирователи 4 - импульс тока запрета записи в тех разрядах, где в регистре 6 хранится «нзль, если есть синхросигнал «а шиие 14. В результате такого воздействия на. запоминающие элементы на входы схем «И 10 поступает код, являющийся результатом операции «запрет по Y. При наличии синхросигнала на п:ине 15 этот код выдается на «нулевые установочные входы триггеров 7, образуя в регистре 8 результат поразрядной операции «логическая равнозначность. П р е д .м е т изобретения Логическое запоминающее устройство, содержащее на1Конитель, входы которого подключены к формирователям адресных и разрядных токов, а выходы - ко входам усилителей воспроизведения, выходы которых соединены с информационными входами схем «И первой группы, вторую группу схем «Н, схемы «НЕ, регистр Чтола, подключенный ко входам схем управления, выходы которых соединены со входами формирователей разрядных токов, отличающееся тем, что, с целью увеличения быстродействия, оно содержит дополнительиый регистр, входы которого подключены к соответствующим выходам схем «И первой и второй групп, информационные входы схе.м «И второй группы соединены с выхода.чи схем «НЕ, входы которых соединены с выходами усилителей воспроизведения.

II