Делительное устройство Советский патент 1975 года по МПК G06G7/16 

элементов «НЕ 14, 15, элемента «ИЛИ 16, элемента задержки 17 на однн такт, логического блака умножения 18 и регистра частного 19, второй разряд которого, считая от младшего, работает как одноразрядный сумматор, а остальные - как разряды двоичного счетчЕка.

Предлагаемое делительное устройство работает по статическому принципу. Двоичный л-разрядный код делителя х, заданного на диапазоне 0,5; 1, записывается в регистр делителя 1. Двоичный п-разрядный код делимого у, заданного на интервале 0,1, заиисыВается в регистр делимого 3. При подаче тактового имоульса с генератора 12 на группы элементов «И 5-9 на первые входы схем сравнения 10 и 11 описываются ()-разрядные коды х и у , соответствующие младшим разрядам делителя х и делимого у, а на вторые входы схем сравнения 10 и 11 описываются случайные (п-1)-разрядные числа г, и pi с разных выходов датчика 13 равномерно распределенных случайных чисел.

Если в результате сравнения (статистического испытания) окажется что (), то на схемы сравнения 10 (11) появится «1, в противном случае-- «О. Та«ие статистические испытания повторяются многократно с частотой, задаваемой генератором 12 тактовых импульсов. Количество этих испытаний, необходимое для представления делителя и делимого в вероятностно-импульсной форме с требуемой точностью, определяет быстродействие делительного устройства.

В предлагаемом устройстве аналогично известным для повышения быстродействия реализовано трехсимвольное вероятностно-импульсное представление. Старший разряд кода делимого не участвует в статистических испытаниях. Значение этого разряда указывает, в каком из двух диапазонов 0; 0,5 или 0,5; 1 лежит делимое. Совокупность детерминированной последовательности импульсов, поступаюихей с выхода элемента «И 9, и псевдослучайной последовательности импульсов, поступаюш,ей с выхода схемы сравнения 11, представляет собой вероятностно-импульсную трехсимвольную последовательность. Элементами этой последовательности являются символы с весами: О, 0,5 и 1. Если делимое лежит в диапазоне 0; 0,5, то элементами соответствующей последовательности являются два символа с весами О и 0,5. Если делимое лежит в диа1пазоне 0,5; 1, то элементами соответствуюшей последовательности являются символы с весами 0,5 и 1. Статистические испытания над я-разркдной величиной у в в полном интервале 0,Л заменяются испытаниями над (п-1)-разрядной величиной у в половине интервала. При этом число элементарных дискретных уровней, соответствующих единице младшего разряда л-разрядного двоичного кода, уменьшается вдвое. Для того, чтобы абсолютное значение ошибки не превосходило веса младшего разряда двоичного

2,252

кода, достаточно провести статистических испытаний, т. е. в четыре раза меньше, чем для бинарного вероятностно-имаульсного дредставления делимого с такой же точностью. Аналогичные рассуждения относятся и к вероятностно-импульсному представлеиию делителя. Так как делитель задан на интервале 0,5; 1, то значение старшего разряда кода делителя заранее известно - оно равно единице. Это позволяет не использовать выход старшего разряда 2 регистра делителя 1.

Таким образом, делитель х представляется псевдослучайной последовательностью «единиц и «нулей с весами 1 и 0,5 соответственно, поступающей с выхода схемы сравнения 10 на вход элемента «НЕ 14.

Элементы «НЕ 14, 15, «ИЛИ 16 и задержки 17 составляют функциональный преобразователь, с выхода которого (выход элемента «ИЛИ 16) на вход логического блока 18 по1

ступает величина , представленная в

бинарном вероятностно-импульсном представлении (последовательностей «нулей и «единиц с весами О и 1 соответственно), где х - бинарное вероятностно-импульсное представление делителя. При этом с выхода элемента «НЕ 15 через элемент задержки 17 на второй вход элемента «ИЛИ 16 будет поступать величина (1-г). Элемент задержки 17 позволяет добиться статистической независимости последовательностей импульсов, поступающих на входы элемента «ИЛИ 16. Та.к как с регистра делителя 1 снимаются на схему сравнения 10 все разряды, кроме старшего 2, то с выхода элемента «НЕ 14 на вход элемента «ИЛИ 16 подается величина 2 (1-х). Функционирование логического блока умножения 18 аписывается таблицей соответствия входов и выходов - таблица 1 (а). В таблице 1 (б) приведены веса, соответствующие символам сомножителей и произведения.

Вес символов

Код символов

В таблице используются следующие обозна65 чения:

ai - входной сигнал, постзлающий с выхода элемента «ИЛИ 16; аэ - входной сигнал, соответствующий значению старшего разряда кода делимого у; а - входной сигнал, поступающий с выхода схемы Сравнения 11; bi - выходной сигнал, поступающий на вход первого (младщего) разряда регистра частного 19; 2 - выходной сигнал, поступающий на вход второго разряда (одноразрядного сумматора) регистра частного 19.

Сово кушность выходных сигналов bi и &2 в ,произвольный момент времени представляет

У

собой код символа величины

в трехсим2х

вольном вероятностно-импульсном представлении.

Величина -, поступающая на вход регист Х

ра частного 19, представляет собой половину частного. Если на выходе логического блока

18появляется код 10, соответствующий символу с весом 0,5, то на вход первого (младщего) разряда регистра 19 поступает «единица. Если на выходе логического блока 18 появляется код 01, соответствующий символу с весом 1, то на вход первого разряда поступает «нуль, а на вход второго разряда - «единица. При расчете числа разрядов регистра частного 19 необходимо учитывать требуемое количество статистических испытаний и что при поступлении на входы регистра частного

19последовательности кодов, представляющей

величину , в нем должно накапливаться

Х число, соответствующее величине - , т. е.

полному частному.

Таким образом, в регистре 19 накапливается число, которое тем ближе к частному -

X

чем больще проведено статистических испытаний.

Предмет изобретения

Делительное устройство, содержащее регистры делимого и делителя, генератор тактовых импульсов, соединенный с первыми входами элементов «И четырех групп элементов «И, вторые входы которых подключены соответственно к выходам младших разрядов регистра делителя, выходам регистра делимого, первым и вторым группам выходов датчика случайных чисел, две схемы сравнения, два входа каждой из которых подключены соответственно к выходам элементов «И первой, третьей и второй, четвертой групп, логический блок умножения, первый вход которого соединен с выходом первой схемы сравнения, его второй вход соединен с выходом элемента

«И второй группы, подключенного вторым входом к выходу старщего разряда регистра делимого, а выходы логического блока умножения соединены с регистром частного, отличающееся тем, что, с целью упрощения устройства, оно содержит последовательно соединенные первый элемент «НЕ, подключенный к первому входу элемента «ИЛИ, второй элемент «НЕ и элемент задержки, причем вход первого элемента «НЕ соединен с выходом второй схемы сравнения, выход элемента «ИЛИ соединен с третьим входом логичеуского блОКа умножения, а выход элемента задержки подключен ко второму входу элемента «ИЛИ.

.,. 477425

:..: