Логическое запоминающее устройство Советский патент 1975 года по МПК G11C15/00 

1

Предлагаемое изобретение относится к области запомимающих устройств (ЗУ) и может быть применено в цифровых вычислительных машинах.

Известно на ЗУ МОП-транзисторах, выполняющее функции записи, хранения и считывания с разрядной организацией структуры.

Недостатком таких ЗУ является ограничеиность функциональных возможностей.

Целью предлагаемого изобретения является расширение функциолальных возмож-ностей ЗУ, т. е. реализация в ЗУ кроме функций записи, хранения и считывания широкого набора логических операций.

Предлагаемое устройство отличается тем, что содержит управляющие шины, шину «разрешение записи и управляющие логические схемы по числу блоков памяти, состоящие из схем «И, «ИЛИ и «НЕ, причем одни из входов блоков памяти подключены к выходу первой схемы «ИЛИ, входы которой подключены к выходам первой и второй схем «И, первые входы которых подключены к соответствующим управляющим шинам.

Второй вход первой схемы «И подключен к .выходу регистра входного слова, а второй вход второй схемы «И подключен к выходу -регистра входного слова через схему

«НЕ. Другие входы блоков памяти подключены к выходу второй схемы «ИЛИ через третью схему «И, один из входов которой подключен к щине «разрешение записи,

входы второй схемы «ИЛИ подключены соответственно к выходам четвертой Л1 пятой схем «И, первые входы которых подключены iK соответствующим управляющим шинам, второй вход четвертой схемы «И подключен

к выходу регистра входного слова, а второй

вход пятой схемы «И подключен к выходу

регистра входного слова через схему «НЕ.

На чертеже доказана функциональная

схема логического запоминающего устройства (ЛЗУ).

ЛЗУ содержит накопитель, состоящий из блоков памяти 1 со встроенными дешифраторами адреса 2, -регистр адреса 3, схемы «И, 4, схемы «ИЛИ.5 и 6, схемы «И 7-10,

схемы «НЕ 11, регистр входного слова 12, шину «разрешение записи 13 и управляющие шины 14-17. Входы блоков памяти соединены с выходами дешифраторов адреса 2, входы которых подключены к выходам регистра адреса 3. Одни из входов каждого блока памяти 1 подключен к выходу схемы «ИЛИ 5, входы которой подключены к выходам схем «И 7 и 8, первые входы которых подключены к управляющим шинам 14 и 15,

а второй вход схемы «И 7 подключен к выходу регистра входного слова 12. Второй вход схемы «И 8 подключен к выходу регистра входного слова 12 через схему «НЕ 11, другой вход .каждого блока памяти 1 подключен к выходу схемы «ИЛИ 6 через схему «И 4, а входы схемы «ИЛР1 6 подключены к выходам схем «И 9 и 10, первые входы которых подключены к управляющим шинам 16 и 17, а второй вход схемы «И 9 нодключен к выходу регистра входного слова 12. Второй вход схемы «И 10 подключен к выходу регистра входного слова 12 через схему «НЕ 11, .причем один из входов схе.мы «И 4 подключен к плине «разрешение записи 13, общей для всех блоков памяти 1. Расширение функциональных возможностей ЛЗУ обеспечивается при наличии в составе блоков памяти схемы записи с управляющим входом «разрешение записи, зависящим от входного сигнала. Для обеснечения этой возможности структурная организация блоков памяти должна обеспечить сохранение внутреннего состояния элемента памяти при некотором значении сигнала «разрешение записи (например, при значении 0). Полагая, что это условие (выполняется, можно получить аналитическое выражение функции переходов произвольного элемента памяти, входящего в состав субсистемы в виде

(,.(/ + ) q. (t} . iTit} Vq., (f) A(i R(t) /

/S(t).R(i).A(t),(1)

где qi(t+) - состояние элементов памяти

в момеит времени (+1), д i(t) - состояния элемента памяти в

момент времени /,

R(t} - сигнал «разрешение записи, A(t) - адресный сигнал, S(t) - входной сигнал. В режиме х-ранения А (t) О выражение (I) приводится к виду

,(+1) ЛО.

При обращении к элементу памяти Л (/) 1 выражение обращается -в

7,-(+1) 9; (О R((t).R(t). (2) В режиме записи R(t) 1 функция переходов (1) имеет вид ; (/+1) ; (/)Отсюда видно, что функция переходов элемента памяти, входящего в состав блоков памяти, представленная в виде (1), описывает все режимы работы элемента памяти в составе обычного оперативного запоминающего устройства. Нз выражения (2) очевидно, что состояние, в которое переходит элемент памяти в режиме записи, есть функция от трех переменных

q.(t+l) (t}; R(t}.(3)

Отождествляя внутреннее состояние элемента памяти в момент времени f со значением некоторой переключательной функции от двоичной переменной y{t) и задавая сигналы на входах субсистемы 7 и 5 как переключательные функции от входной переменной x(t), выражсипе (2), преобразуется к

виду

,.(/ + 1 ) Ф1 (у)R(х) V S (X) . R(x)Y (4)

Функция переходов, представленная в виде (4), становится функцией от двух двоичных переменных x{t) и y{t). Выражения этой функции определяются видом функций ф(г/),

R(x); S(x). Функции R(x) к S(x) реализуются с помощью управляющих логических схем. Управляющие сигналы на управляющих шинах 14-17 задают вид функций R{x) и S(x). С учетом управляющих оигналов г. выражение (4) приводится к виду:

(li ( 1) ф/(г/) (гзх V г) / ( V

Х/Гал:) . (гз% )-(5)

Различные .выражения для функции (5) при всех комбинациях управляющих сигналов г/ показаны в таблице.

Работа ЛЗУ поясняется на примере реалпзации логической операции «ИМПЛИКАЦИЯ между двумя двоичными переменными X и у, одна из которых, например х, хранится на регистре входного слова, а другая-у, в ячейке памяти накопителя. Для выполнения заданной логической операции необходимо, чтобы комбинации сигналов на управляющих шинах были следующими: на шинах 15 и 17 сигнал имеет едипичное значение, а на шинах 14 и 16 он равен 0.

При такой .комбинации управляющих сигналов и при наличии сигнала .на шине «разрешение записи 13 содержимое регистра

входного слова 12 через схемы «НЕ 11, схемы «И 8 и 10, схемы «ИЛИ 5 и 6 и схемы «И 4 нередается в ячейку памяти субситем, где хранится операнд г/. Результат операции получается после окончания режима

записи.

Предмет изобретения

Логическое запоминающее устройство, содержащее блок памяти, входы которого соедииены с соответствующими выходами дещифраторов адреса, регистр адреса, выходы которого подключены ко входам дещифраторов адреса, и регистр входного слова, отличающееся тем, что, с целью расщирения функциональных возможностей устройства, оно содержит управляющие щины, щияу «разрешение записи и упра вляющие логические схемы по числу блоков памяти, состоящие из схем «И, «ИЛИ и «НЕ, причем одни из входов блоков памяти подключенных к выходу первой схемы «ИЛИ, входы которой нодключены к выходам первой и второй схем

/

«И, первые входы которых подключены к соответствующим управляющим щпнам, второй вход первой схемы «И подключен к выходу регистра входного слова, а второй вход

второй схемы «И подключен к выходу регистра входпого слова через схему «НЕ, другие входы блоков памяти подключены к выходу второй схемы «ИЛИ через третью схему «И, оди1Н из входов которой подключен к

щине «разрешение записи, входы второй схемы «ИЛИ подключены соответственно к выходам четвертой и пятой схем «И, первые входы которых подключены к соответствующим управляющим щинам, второй вход четвертой схемы «И подключен к выходу регистра входного слова, а второй вход пятой схемы «И подключен к выходу регистра входного слова через схему «НЕ.

7ffg

и