Логическое запоминающее устройство Советский патент 1982 года по МПК G11C11/00 

(54) ЛОГИЧЕСКОЕ ЗАПОМИНМОЦЕЕ УСТРОЙСТВО

1

| Изобретение относится к запоминаю- устройствам.

Известно логическое запоминающее устройство, содержащее дешифратор адреса, блок памяти, соединенный информационными входами с выходами управляющих логических блоков, регистр адреса, регистр слова, управляющие шины1д.

Недостатком этого устройства является невозможность выполнения операций кодирования-декодирования информации рекурентньи (сверточным) кодом с избыточностью 0,5.

. Наиболее близким техническим решением к изобретению является логическое запоминающее устройство, содержащее модуль памяти, состоящий из регистра адреса, соединенного с дешифратором адреса, выходы которого .подключены к входам матрицы памяти, управляющие логические блоки, элементы Н левого сдвига на один разряд, регистр слова, элементы И анализа состояния регистра слова, элементы ИЛИ, триггер анализа содержимого регистра слова, управляющие шины.

Это устройство выполняет логические операции, операции кодиройаниядекодирования информации циклическим .кодом С исправлением одной ошибки.

Kpcwe того, данное логическое запоминающее устройство может выпол-; нять операцию кодирования-декодирования информации рекуррентным (свер5 точным) кодом с избыточностью 0,5. При этом исключается возможность размножения ошибок f2.

Недостатком этого устройства является низкое быстродействие при вы10полнении операций кодирования-декодирования информации рекуррентным (сверточным) кодом с избыточностью 0,5.

Целью изобретения является увеличение быстродействия при выполнении операций кодирова ния-декодирования информации рекуррентным (сверточным) кодом о избыточностью 0,5.

20 Поставленная цель достигается тем, что в,логическое запоминающее устройство, содержащее накопитель, основной регистр числа, блок анализа инфор«1ации, логические блоки, элементы ИЛИ-, первую и вторую группы элементов И, причем информационные входы накопителя подключены к выходам логических блоков, входы которых соединены с выходами элементов

ад; ИЛИ, одни из входов которых подключены к выходам элементов И первой и второй групп, выходы основного регис ра числа подключены ко входам блока анализа информации и к информационным входам элементов И первой группы .и элементов И второй группы, кроме последнего, управляющие входы которых соединены с одними из управляющих входов устройства, введены муль типлексор, первый и второй дешифраторы, первый второй и третий счетчи ки адреса,элементы И, триггеры,счетчик контрольных символов, дополнитель ный регистр числа и группы элементов И с третьей по седьмую, причем адресные входы накопителя подключейы к выходам мультиплексора, информационные входы которого соединены с выходами счетчиков адреса, входы первого и второго дешифраторов подключены соответственно к выходам первого и третьего счетчиков адреса, выход первого элемента И подклю чен к первому входу первого триггера, выход которого соединен, с инфор мационным входом последнего элемента И второй группы, информационный вход второго элемента Н соединен с информационным входом первого эле мента И первой группы, управляюсций вход - с одним из управляющих входо устройства, а выход - с входом второго триггера, выход которого соеди нен с первым входом третьего элемен та Н, выходы элементов И третьей и четвертой групп подключены к другим входам элементов ИЛИ, выходы до полнительного pef-ftcTpa числа соединены с информационными входами одни из элементов И третьей группы и с первыми информационными входами одних из элементов И четвертой группы выходы накопителя подключены к информационным входам элвиентов И пят шестой и седьмой групп, выходы элементов пятой группы соединены с одними из входов основного регистра числа, другие входы которого подклю чены к выходам элементов И шестой группы, а выходы - к вторым информационным входам элементов И четвер той группы, информационным входам других элементов И третьей группы и первым информационным входам элементов И четвертой группы, выходы элементов И седьмой группы соединены с входами дополнительного регист ра числа, управляющие входы муль типлексора,дешифраторов,первого и втоого элемен ов И, второй и третий ходы третьего элемента И, входы счетчиков адреса и счетчика контрол ных символов, второй вход первого триггера, управляющие входы элементов И групп с третьей по седьмую яв ляются другими управляющими входами устройства,выходами которого являютс выходы дешифраторов , счетчика числа ко трольных символов и третьего элемента Рекуррентные коды используются ля достоверности передааемой информации и позволяют испавлять пачки ошибок, возникаюих в результате воздействия помех З. Рекуррентный код с избыточностью О 5 представляет собой последовательность кодовых символов, в которой информационные символы а чередуются с контрольныГ1и символами q. Контрольные символы формируются сложением по модулю двух информационныхсимволов по правилу;, °u-d,(,.a,i) d-dм))ЯCj-d -, J4-i)i i®«H dr4U,,,Vd); %н)®(,Мм)) г;;е d - шаг сложения или число испра-вляемых ошибок в информационной последовательности , j - 1,2,3... . Так как каждый информационный элемент участвует в Формировании двух контрольных элементов, а каждый контрольный элемент формируется по двум информационнЕлм, то число контрольных элементов, передаваемых в канал связи, будет равно числу информационных civABonoB , откуда избыточность кода равна 0,5. Контрольный символ передается в канал связи вслед за информационным символом. Задержка проверочных символов относительно информационных обеспечивает возможность исправления ошибок рекуррентным кодом. При приеме из канала связи производится декодирование информации. Возникшие в результате наличия помех ошибки исправляются в том случае,если было искажено не более 2d соседних кодовых символов(или d информационных). На фиг. 1 изображена структурная схема предлагаемого устройства; на фиг.2 - распределение памяти логического запоминающего устройства по сегментам при декодировании. Логическое запоминающее устройство (фиг.1) содержит блок 1 анализа информации, п-разрядный накопитель 2, мультиплексор 3, первый 4, второй 5 и третий б счетчики адреса, соответствующие первому, второму и третьему сегментам памяти, первый 7 и второй 8 дешифраторы, служащие соответственно для дешифрации числа слоев и числа символов и п, логические блоки 9, элементы ИЛИ 10, первую 11 и вторую 12 группы элементов И, используемые соответственно при прямой записи и первом сдвиге на один разряд, первые триггер 13 и элемент И 14, вторые элемент И 15 и Триггер 16, третий элемент И 17 третью 18 и четвертую 19 группы элементов И,используемые соответственно при правом сдвиге на d разрядов и образовании полинома ошибки, счет1чик 20 контрольных символов, регист J21 числа, дополнительная d-разрядный регистр 22 числа, пятую 23, шестую 24 и седьмую 25 группы элементов Л, используемые при в -аполнении суммирювания по модулю два и при прмом чтении из накопителя 2, управляющие входы и выходы устройства 26-59,

формационный вход j-ro элемента И 18 (где i-(n-d+1)-п) подключен к (j-n+d)-My выходу регистра 22, информационный вход К-го элемента И 18 (где K-:l-(n-d) подключен к (K+d)-му выходу регистра 21. Первый информационный вход -го элемента И 19 подключен к (j-n+dJ-My выходу регистра 22, первый информационный вход К-го элемента И 19 подключен к ()-мy выходу регистра 21., второй инфop Iaциoнный вход i-ro элемента И 19 (где i-1-n) подключен к j-му выходу регистра 21.

Память распределена следующим образом (фиг.2) .

В ячейках первого сегмента хранятся п-разрядные слова информационных символов. В ячейках второго сегмента хранятся слова контрольных символов, формируемых при кодировани или слова проверочных символов, формируег ых при декодировании. В ячейках третьего сегмента хранятся слова контрольных символов, принятых при декодировании. Первый разряд памяти является старшим, т.е. память заполняется справа налево.

В качестве примера для пояснения работы логического запоминающего устройства рассмотрим реализацию вновь введенных операций.

Правый логический сдвиг на d разрядов.

Рассмотрим эту операцию над содержимым 1 сегмента памяти. В исходном состоянии на счетчиках 4 и 5 установлены адреса ячеек и первого и второго сегментов накопителя 2 соответственно. По сигналу на входе 59 содержимое ячейки Л через элементы Н 24 заносится в регистр 21. После чего значение счетчика 4 увеличивается на единицу подачей сигнала на вход 27 и содержимое старших (1-d) разрядов ячейки сигналу на входе 41 через элементы И 25 заносится в регистр 22. По сигналу на входе 47 через элементы И 18 производится запись содержимого d разрядов регистра 22 и (n-(d+1)) младших разрядов регистра 21 в ячейку памяти адресу, установленному на счетчике 7.

Образование полинома ошибки.

Информация, над которой производися указанная операция, расположена

во втором сегменте, а результат операции поме1дается в третий сегмент накопителя 2. В исходном состоянии на счетчиках 5 и 6 установлены адреса ячеек В.- и Cj второго и третьего сегментов соответственно. В регистре 21 находится операнд X, считанный по адресу Ej, установленнсму на счетчике 5, а в регистре 22 находится d старших разрядов операнда Y, считанного по адресу . счетчика 5, увеличенного на единицу. По сигналу на входе 48 производится логическое умножение на элементах И 19 d разрядов операнда Y и (n-d+IJ младших 5 разрядов операнда X на п разрядов операнда X. Под действием сигналов на входах 50-53 результат записывается в ячейку Cj третьего сегмента накопителя 2 по адресу, установленнсму на счетчике 6.

0

Сумма по модулю два,

В исходном состоянии операнд X. считанный из ячейки А первого сегмента находится на регистре 21, а операнд Y - в ячейке В ; второго

5 сегмента накопителя 2. По сигналу на входе 49 операнд Y, считанный из ячейки BK, , подается на счетные входы регистра 21 через элементы И 23, в результате чего в регистре 21 уста0навливается код, значение которого равно сумме по модулю два между операндами X и Y. Результат по сигналам на входах 45 и 50-53 записывается в ячейку памяти.

5

Преимущество предлагаемого устройства заключается в том, что операция логического сдвига на d разрядов производится в п раз, операция суммы по модулю два приМерно в 5 раз,

0 операция проверки логического условия - в 7 раз, операция установки адреса сегмента - в 2 раза быстрее, чам в известной. Это позволяет производить кодирование и декодирование информации примерно в (0,4Бп-«5+ 2,3) раза быстрее по сравнению с известным. Кроме того, расширена область применения устройства за счет введения схем, позволяющих производить преобразования последо0вательного кода в параллельный и обратно.

Формула изобретения

Логическое запоминающее устройство, содержащее накопитель, основной регистр числа, блок анализа информации, -логические блоки, элементы ИЛИ, первую и вторую группы элементов И, причем информационные входы накопителя подключены к выходам логических блоков, входы которых соединены с выходами элементов ИЛИ, одни из входов которых подключены

к выходам элементов И первой и второй групп, выходы основного регистра числа подключены к входам блока анализа информации и к информационным входам элементов И первой . и элементов И второй группы, кроме последнего, управляющие входы ко торых соединены с одними из управляющих входов устройства, отличающее с я тем, что, с целью повышения быстродействия устройства,в нето введены мультиплексор, первый и второй дешифраторы, первый, второй и третий счетчики адреса, элементы И, триггеры, счетчик контрольных символов, дополнительный регистр числа и группы элементов И с третьей по седьмую, причем адресные входы накопителя подключены к выходам мультиплексора, информационные входы которого соединены с выходами счетчиков адреса, входы первого и второго дешифраторов подключены соответственно к выходам первого и третьего счетчиков адреса, выход первого элемента И подключен к первому входу первого триггера, выход которого соединен с ипфомационным входом последнего элемента И второй группы, информационный вход второго элемента И соединен с информационным входом первого элемента И первой группы, управляющий вход - с одним из управляющих входов устройства, а выход - с входом второго триггера, выход которого соединен с первым входом третьего элемента И, выходы элементов И третьей и четвертой групп подключены к другим входам элементов ЛЛИ, выходы дополнительного регистра числа соединены с информационными входами

одних элементов И третьей Группы и с первыми информационными входами одних из эле-1ентовТ1 четвертой группы, выходы накопителя подключены к информационным входам элементов И

пятой, шестой и седьмой групп, выходы элементов пятой группы соединены с одними из входов основного регистра числа, другие входы которого подключены к выходам элементов И

0 шестой группы, а выходы - к вторьм информационным входам других элементов И четвертой группы,- информационным входам других элементов И третьей группы и первым информационным

5 входам элементов И четвертой группы, выходы элементов И седьмой группы соединены с входами дополнительного регистра числа, управляющие входы Мультиплексора, дешифраторов, первого |И второго элементов И, второй и третий входы третьего элемента. И, входы счетчиков адреса и счетчика контрольных символов, второй вход первого триггера, управляющие входы элементов И групп с -третьей по седьмую являются другими управляющими входами устройства, выходами которого являются выходы дешифраторов, счетчика числа контрольных символов и третьего элемента И.

Источники информации, принятые во внимание при экспертизе

1.Авторское свидетельство СССР № 477646, кл. G 11 С 15/00, 1974.

2.Авторское свидетелйст-во СССР № 524224, кл. G 11 С 11/00, 1975 (прототип).

3.Шляпоберский В.И. Основы техники передачи дискретных сообщений. М., связь, 1973, с.71-90.

fe .

sl

5 %5555% % %

к

LjiiJ

hr

оо о о о о о о

о

//epf6/ff ceg/ fe///7f

ff/TTffjOfftf

T/oemt/i/ сеглге///7

f/f.Z