Формирователь суммы на мдп-транзисторах Советский патент 1976 года по МПК G06F7/50 

Устройство относится к вычислительной технике и может быть использовано для построения арифметических устройств в универсальных и специализированных вычислительных машинах. Известен формирователь суммы на МДПтранзисторах, содержащий две группы логических схем формирования частичных сумм, в которых четыре транзистора, образующих первую группу, истоками соединены с первой шиной питания, затворами соответственно - с шинами прямого и инверсного значений кодов двух слагаемых, стоками два транзистора этой группы соединены с истоками нагрузочного и проходного транзисторов и со стоками двух пар транзисторов второй группы, другие два транзистора первой группы стоками соединены с истоками двух транзисторов, образующих вторую группу, затворы которых соединены с шинами прямого и инверсного значений кодов третьего числа. Сток первого проходного транзистора подключен к стоку первого ключевого транзистора и к истоку третьего нагрузочного и блокировочного транзисторов, а стоки и затворы всех нагрузочных транзисторов объединены и подключены к второй шине питания. Известный формирователь суммы содержит большое количество элементов и сложную схему соединений. Целью изобретения является упроп1,ение устройства. С этой целью формирователь суммы выполнен по двухтактной схеме, в которой второй проходной транзистор соединен с затвором третьего ключевого транзистора, исток которого соединен с истоками первых двух ключевых транзисторов и с затворами проходных транзисторов и иодключен к первой шине тактовых импульсов, сток третьего ключевого транзистора соединен со стоком второго ключевого транзистора, с затвором первого ключевого транзистора и с истоком четвертого нагрузочного транзистора, а затвор блокировочного транзистора, стоком подключенный к затвору второго ключевого транзистора, соединен с второй шиной тактовых импульсов. На фиг. 1 показана схема предлагаемого формирователя; на фиг. 2 приведена временная диаграмма подачи на формирователь двух последовательностей тактовых импульсов. Формирователь содержит логические транзисторы 1-5 и нагрузочный транзистор 6, реализующие операцию fi , логические транзисторы 1, 2, 7, 8 и 9. нагрузочный транзистор 10, реализующие операцию /2 ac-|--flc-j-e; проходные транзисторы 11 и 12; триггер хранения суммы, образованный

первым и вторым ключевыми транзисторами 13 и И, нагрузочными транзисторами 15, 16 и блокировочным транзистором 17, н третий ключевой транзистор 18. Причем ключевой транзистор 18 одновременно с ключевым транзистором 14 триггера хранения суммы выполняет операцию получения значения суммы 5 /i-f-/2Проходной транзистор 11 соединяет выход логической схемы, реализующей операцию /ь с нулевым плечом триггера суммы (сток первого к;1ючевого транзистора), а проходной транзистор 12 - выход логической схемы, реа;1изук)Н1,сй операцию /а, с затвором третьгго ключевого транзистора 18, исток которого подключен к истоку второго ключевого транзистора, а сток к стоку второго ключевого транзистора. Затворы проходных транзисторов, истоки всех ключевых транзисторов подключены к 1пине первой последовательности тактовых импульсов 19, а затвор блокировочного транзистора 17 - к второй последовательпости тактовых импульсов 20. Истоки транзисторов 1 и 2 связаны с первой гпиной питания 21, а нагрузочные транзисторы 6, 10. 15 и 16 затворами и стоками подключены к второй шине питания 22.

В режиме хранения информации (до момента времени ti (фиг. 2). Высокий уровень напряжения по шине 19 поддерживает в закрытом состоянии проходные транзисторы 11 и 12 и в открытом состоянии - ключевые транзисторы 13, 14 и 18. Блокировочный транзистор 17 в это время открыт по затвору отрицательным уровнем напряжения по шине лО. Благодаря этому триггер суммы способен :фанпть информацию при условии подачи но:тоянного напряжения - Е по шине 22 отно :ите.дьно шины 21. Динамический режим сложения входных величин а, в и с в схеме обеспечивается при подаче сдвинутых друг относительно друга двух последовательностей тактовых импульсов (см. фиг. 2).

При поступлении отрицательного импульса но шине 19 открываются по затворам проходные транзисторы 11 и 12 и закрываются по истокам ключевые транзисторы 13, 14 и 18. В этот момент времени (ti-/2 на фиг. 2) происходит сложение входных величин а, в и с и запоминание величин /i и /2 на емкости затвор - подложка транзистор 14 и 18. Вследствие того, что транзистор 14 закрыт по истоку, предыдуш,ее значение суммы S, полученное ранее, сохраняется прежним.

Далее, в момент времени tz по шипе 20 на схему поступает положительный перепад напряжения, который закрывает блокировочный транзистор 17. В момент времени /з, когда блокировочный транзистор переходит в закрытое состояние, оканчивается отрицательный импульс по шине 19. В этот момент времени закрываются проходные транзисторы 11 и 12 и открываются по истоку все ключевые транзисторы. Начиная с момента t,

благодаря тому, что все ключевые транзисторы триггера и ключевой транзистор 18 открыты, информация на затворах транзисторов 14 и 18 формирует новое значение S на единичном плече триггера су.ммы, соответствующее значзния.м а, вис, поступившим на схему в интервале . Значение 5 единичного плеча триггера поступает в дальнейшем на затвор ключевого транзистора 13, на стоке которого фор.мируется инверсное значение величины 5.

После этого в момент времени /4 оканчивается положительный перепад по ппше 20. Блокировочный транзистор 17 открывается, за.мыкая ноложите;1ьную обратную связь в триггере су.ммы. Начиная с мо.мента вре.мени ti, в схеме вновь обеспечивается режн.м хранения иолученной величины 5.

В случае использования формирования су.ммы в сум.маторе схема формирования переноса .может быть получена аналогично схеме формирования суммы с помощью логической схемы, реализующей функцию /з с(а-|-в)-)-в, проходного транзистора и триггера хранения переноса, которые с шинами питания 21 ц 22 и с шинами тактовых импульсов 19 и 20 соединяются аналогично описапным выше связям формирователя суммы.

Предлагаемый формирователь суммы относится к классу динамических схем с импу.тьсным режимом записи информации и со статическим режимом хранения ее.

Формула изобретения

Формирователь сум.мы на НДП-транзистоpax, содержащий две группы логических схем фор.мирования частичных сумм, в которых четыре транзистора, образующих первую группу, истоками соединены с первой шиной питания, затворами - соответственно с шинами

прямого и инверсного значений кодов двух слагае.мых, стоками два транзистора этой группы соединены с истоками нагрузочного и проходного транзисторов и со стоками двух нар транзисторов второй группы, другие два

транзистора первой группы стоками соединены с истоками двух транзисторов, образующих вторую группу, затворы которых соединены с щинами прямого и инверсного значений кодов третьего числа, причем сток первого проходного транзистора подключен к стоку первого ключевого транзистора и к истоку третьего нагрузочного и блокировочного транзисторов, а стоки и затворы всех нагрузочных транзисторов объединены и подключепы к второй шине питания, отличающийся тем, что, с целью упрощения устройства, формирователь выполнен по двухтактной схеме, в которой второй транзистор соединен с затвором третьего ключевого транзистора,

исток которого соединен с истоками первых двух ключевых транзисторов и с затворами проходных транзисторов и подключен к первой шине тактовых импульсов, сток третьего ключевого транзистора соединен со стоком

второго ключевого транзистора, с затвором

первого ключевого транзистора и с истоком четвертого нагрузочного транзистора, а затвор блокировочного транзистора, стоком подклюценный к затвор) второго ключевого транзистора, соединен с второй шиной тактовых ИМПУЛЬСОВ.

- С

tlt7

риг..