Цифровой интегратор с контролем Советский патент 1976 года по МПК G06J1/00 G06F11/00 

1

Изобретение относится к автОМатике и вычислительной технике, а имеппо к методам и устройствам контроля цифровых интеграторов.

Р1звестен цифровой интегратор с контролем, содержащий реверсивный счетчик, выходы которого через элементы И соединены с входами регистра, и блок контроля 1. Этот интегратор отличается сложностью, так как сравнение .показаний счетчика и регистра производится в каждом разряде.

Наиболее близким техническим решением к изобретению является цифровой интегратор с контролем, который содержит делитель частоты и реверсивный счетчик, единичные выходы разрядов которых через элементы И и элемент ИЛИ соединены с выходом цифрового интегратора, DVRS-триггер знака, выходы которого соединены с входами «сложения и «вычитания реверсивного счетчика, и блок контроля. Шина счетных импульсов соединена с счетным входом делителя частоты 2.

В известном устройстве числа, поступающие на вход реверсивного счетчика интегратора, кодируются умнол :е1нием на некоторое постоянное целое число А.

Цепи делителя частоты в режиме контроля переключаются таки-м образом, что он превращается в сдвигающий регистр. В любой момент времени в сдвигающем регистре должно

быть не более одной единицы, которая последовательно передвигается от первого до л-го разряда и осуществляет опрос элементов И. Имнульсы с элементов И через элемент

ИЛИ ноступают на вход декодирующего устройства, обнаруживающего ощибки в работе цифрового интегратора в режиме контроля.

В рабочем режиме декодирующее устройство -переключается таким образом, что обеспечивает коэффициент деления в А раз.

Надежность работы известного цифрового интегратора снил ается за счет использования в рабочем режиме узлов, необходимых только для контроля цифрового интегратора, а

именно кодирующего и декодирующего устройств.

Недостаточная достоверность контроля цифрового интегратора, обусловлена тем, что относительная доля необнаруживаемых отказов равна 1/А поскольку используется контроль по mod А; контроль производится только при некоторых значениях подинтегральной функции, близких к значению, существовавщему в момент включения режима контроля, а

поэтому цепи переноса некоторых разрядов реверсивного счетчика и некоторые входы вентплей могут остаться непровереннымп в контрольном и рабочем режимах используются разные цепи переноса делителя -частоты.

Цель изобретения - повыщение надежности

работы цифрового интегратора за счет упрощения ycTgioficTBa и .повышения достоверности контроля.

Достигается это благодаря тому, что в блок контроля введены коммутатор режимов, формирователь имнульса, имитатор выходных сигналов и схема сравнения, причем первый вход коммутатора режимов соединен с входом импульсов приращения подинтегральной функции, второй вход коммутатора режимов соединен с нулевым выходом л-го разряда делителя частоты, третий вход-с шиной управления реверсом, шина управления режимом соединена с четвертным -входом ком-мутатора режимов, V-входом DVRS-триггера знака и с входом формирователя импульса, выход которого соединен с первым S-входом DVRSтриггера знака и с S-входами реверсивного счетчика и п-го разряда делителя частоты, первый выход коммутатора режимов соединен со счетным входом реверсивнго счетчика и с С-входом DVRS-рриггера зиака, второй и третий выходы коммутатора режимов соединены с вторым S-входом и R-входом DVRS-триггера знака соответственно, D-вход DVRS-триггера знака Соединен с единичным выходом п-го разряда реверсивного счетчика, первый вход имитатора выходных сигналов соединен с нулевыми выходами разрядов делителя частоты, второй вход - с шиной счетных импульсов, третий вход - с единичными выходами разрядов реверсивного счетчика, а его выход- с .первым входом Схемы сравнения, второй вход которой соединен -с выходом цифрового интегратора, выход схемы сравнения является выходом блока контроля.

На чертеже представлена принципиальная схема предлагаемого цифрового интегратора с контролем.

Схема содержит контролируемый цифровой интегратор 1, блок 2 контроля, коммутатор 3 режимов, имитатор 4 выходного сигнала, схему 5 сравнения, реверсивный счетчик 6, делитель 7 частоты, формирователь 8 импульса, элементы И 9, элемент ИЛИ 10, логический элемент 11, элементы 12 и 13 запрета, дешифратор 14 нулей, дешифратор 15 единиц, элемент И 16, DVRS-триггер 17 знака, шина 18 счетных импульсов, шина 19 импульсов приращения подинтегральной функции, шина 20 управления реверсом, шина 21 унравления режимом, выход 22 цифрового интегратора, выход 23 блока контроля.

Коммутатор 3 режимов содержит логический элемент И-ИЛИ И, состоящий из двух элементов И, выходы которых объединены элементом ИЛИ. Первые входы элементов И элемента И-ИЛИ 11 подключены к шине 19 импульсов приращения подинтегральной функции и к нулевому выходу п-го разряда делителя 7 частоты соответственно, вторые входы- парафазные и соединяются с шиной 21 управления режимом. Выход элемента И-ИЛИ 11 соединен со счетным входом реверсивного счетчика 6. Коммутатор 3 режимов

содержит также два элемента запрета 12 и 13, у которых входы запрета соединены -с шиной 21 управления режимом. Второй вход первого элемента запрета 12 соединен с шиной 20 управления реверсом, а его выход соединен с входом второго элемента 13. Выходы первого и второго элементов запрета соединены с Sи R-входами DVRS-триггера 17 знака соответственно.

Цифровой интегратор с контролем работает следующим образом.

В рабочем режиме на вход реверсивного счетчика 6 поступают импульсы приращения подинтегральной функции с шины 19 через логический элемент И-ИЛИ 11.

Состояние триггера 17 знака при этом задается сигналом управления реверсом .с шины 20 через элементы 12, 13 запрета по асинхронным S- и R-входам. При единичном (нулевом) уровне сигнала на шине 20 триггер 17 знака устанавливается в состояние, соответствующее сложению (вычитанию).

В режиме контроля на шину 21 поступает сигнал управления режимом в виде потенциала логической единицы. Он запрещает прохождение сигнала управления реверсом через элементы 12, 13 запрета и, поступая на V-вход триггера 17 знака, разрешает управление триггером 17 в соответствии со значением сигнала на D-входе. Кроме того, сигнал управления режимом запрещает поступление импульсов приращения на счетный вход реверсивного счетчика 6 и, напротив, разрешает поступление сигнала с п-го разряда делителя 7 частоты.

Этот же сигнал, но с инверсией, поступает па С-вход (вход синхронизации) триггера 17 знака. В результате реверсивный счетчик переключается от передних фронтов сигнала, а триггер знака - от задних.

В момент включения режима контроля по переднему фронту сигнала управления режимом формирователь 8 вырабатывает импульс, которым реверсивный счетчик 6, триггер 17 знака и л-й разряд делителя частоты устанавливается в единичное состояние.

Так как установка триггера знака в единичное состояние соответствует сигналу сложения, то от первого положительного перепада выходного сигнала делителя частоты реверсивный счетчик из состояния II... I перейдет в состояние 00...0. При этом на D-вход триггера 17 знака ноступит сигнал установки в нулевое состояние, однако переключение триггера 17 произойдет только по-заднему фронту входного сигнала и при этом сформируется сигнал вычитания.

От следующего положительного перепада

60 па выходе делителя 7 частоты реверсивный

счетчик 6 перейдет в состояние П... I. При

этом на D-вход триггера 17 знака поступит

сигнал установки в единичное состояние и пс

заднему фронту входного сигнала произойдет

65 переключение.

Снова будет сформирован сигнал сложения и цикл повторяется.

Таким образом, реверсивный счетчик 6 может переключаться только из состояния II ...I в состояние 00...О и обратно, причем нереходы происходят в моменты времени, соответствующие переключению последнего разряда делителя 7 частоты из единичного в нулевое состояние.

В результате после каждого полного цикла пересчета делителя 7 частоты на управляющих входах элементов И 9 цифрового интегратора 1 потенциалы одновременно будут изменяться с запрещающего на разрешающий и .наоборот..

Тактовые импульсы, поступающие с входа 18 на счетный вход делителя 7 частоты, распределяются им так, что в данный момент времени импульс поступает на вход только одного элемента И 9. За полный цикл пересчета на выходах делителя частоты выделится импульсов, т. е. все тактовые импульсы, кроме того импульса, от которого все разряд, делителя перешли в нулевое состояние.

Так как реверсивный счетчик перекл 0чается в момент переполнения делителя частоты, на выходе 22 интегратора 1 при состоянии реверсивного счетчика II...I выделится импульсная последовательность с количеством импульсов . После переключения реверсивного счетчика 6 в состояние 00 ...О импульсы на выход проходить не будут.

Формируемый имитатором 4 сигнал полностью соответствует выходному сигналу интегратора 1 в режиме контроля. Для этой цели имитатор содержит два дешифратора: дешифратор 14 нулей делителя 7 частоты и дешифратор 15 единиц реверсивного счетчика 6. Через элемент И 16 проходят только те счетные импульсы, которые не совпадают с состояниями 00...О реверсивного счетчика 6 и делителя 7 частоты.

Выходная и имитируемая последовательности сравнива отся на схеме 5 сравнения. Признаком исправности цифрового интегратора служит отсутствие импульсов на выходе 23. Отказы в цифровом интеграторе приводят либо к пропаданию, либо к появлению лишних имнульсов на выходе интегратора. В этих случаях на выход 23 проходят импульсы, сигнализирующие об отказе.

Предлагаемое устройство обеспечивает повышенную надежность работы цифрового интегратора, обусловленную отсутствием влияПИЯ блока контроля на цифровой интегратор в рабочем режиме и повышенной достоверностью контроля за счет полной проверки всех цепей делителя частоты, реверсивного счетчика, элементов И и ИЛИ.

Формула изобретения

Цифровой интегратор с контролем, содержащий делитель частоты и реверсивный счетчик, единичные выходы разрядов которых через элементы И и элемент ИЛИ соединены с выходом цифрового интегратора, DVRS-триггер знака, выходы которого соединены со входами «сложения и «вычитания реверсивного счетчика и блок контроля, шина счетных импульсов соединена со счетным входом делителя частоты, отличающийся тем, что, с целью повышения надежности, в блок контроля введены кохммутатор режимов, формирователь импульса, имитатор выходных сигналов и схема сравнения, причем первый вход коммутатора режимов соединен со входом импульсов приращения нодинтегральной функции, второй вход коммутатора режимов соединен с нулевым выходом л-го разряда делителя частоты, третий вход--с шиной управления реверсом, шина управления режимом соединена с четвертым входом коммутатора режимов, V-BXOдом DVHS-триггера знака и со входом формирователя им.нульса, выход которого соединен с первым S-входом DVRS-триггера знака и с S-входами реверсивного счетчика и п-го разряда делителя частоты, первый выход коммутатора режимов соединен со счетным входом реверсивного счетчика и с С-входом DVRS-триггера знака, второй и третий выходы коммутатора режимов соединены с вторым S-входом и R-входом DVRS-триггера знака соответственно, D-вход DVRS-триггера знака соединен с единичным выходом п-го разряда реверсивного счетчика, первый вход имитатора выходных сигналов соединен с нулевыми выходами разрядов делителя частоты, второй вход - с шиной счетных импульсов, третий вход - с единичными выходами разрядов реверсивного счетчика, а его выход-с первым входом схемы сравнения, второй вход которой соединен с выходом цифрового интегратора, выход схемы сравнения является выходом блока контроля.

Источники информации, принятые во внимание при экспертизе изобретения:

1.Авторское свидетельство СССР № 427331, М. КЛ.2 G06F 11/00, 1972 г.

2.«Обнаружение и исправление ошибок в дискретных устройствах под ред. В. С. Толстякова, М., «Сов. радио, 1972 г, стр. 168- 171, рис. 4.21 (прототип).

22