Устройство для одновременного выполнения операций сложения над множеством чисел Советский патент 1977 года по МПК G06F7/385 

1

Изобретение относится к области вычислительной техники.

Известны устройства, с помощью которых можно выполнять сложение последовательности чисел 1, 2.

Однако такие устройства не могут одновременно выполнять сложение более чем одной пары операндов, кроме того, они обладают низкой производительностью.

Известны также многорегистровые устройства, основанные на конвейерном методе обработки информации 3.

Эти устройства допускают одновременное выполнение операций сложения над множеством пар операндов, однако не выполняют многоместные операции сложения, т. е. операции, в которых участвуют более двух операндов. Это ограничивает производительность данных устройств для отдельно взятых программ, если они не допускают полного распараллеливания. Например, при выполнении последовательности команд, где каждая р-я команда использует результаты, полученные с помощью (р-1)-й команды, данная р-я команда выполняется только после завершения операции, выполняемой на основе (р- - 1)-й команды, т. е. после прохождения информации через все блоки конвейерного устройства.

Известны устройства для одновременного

выполнения арифметических операций над множеством чисел, состоящие из однотипных блоков, причем каждый t-й блок содержит регистр частичного результата, узел формирования частичного результата, триггер хранения младшего разряда частичного результата, триггер формирования окончательного результата, элемент И, выходы п старших разрядов узла формирования частичного результата соединены с входами регистра частичного результата (t-f-l)-ro блока, единичный выход триггера хранения младшего разряда частичного результата соединен с первым входом элемента И, второй вход которого соединен с единичным входом триггера формирования окончательного результата (i-f-l)-ro блока и единичным выходом триггера формирования окончательного результата данного блока, единичный вход которого связан с единичным выходом триггера формирования окончательного результата (i4-I)-ro блока, выход младшего разряда узла формирования частичного рез)льтата подключен к единичному входу триггера хранения младшего разряда частичного результата, нулевые входы триггеров хранения младшего разряда частичного результата, формирования окончательного результата и регистра частичного реззльтата подключены к шине тактовых импульсов. С помощью этого устройства можно вычислить выражение р а„х,- + +... + 1- + о,, следовательно, можно вычислять выражение /7 : а„.2« + + -. + а -2 + «о, т. е. производить операцию сложения с плавающей запятой. Но выполнение операции сложения в этом случае затруднено. Так, например, нахождение уммы / a-2P4-&. с-2, где - S, -г сводятся к вычислению выражения Р AlJli 2+0)+0)2+...+0)2+ 6) 2+... + р-I.9 + 0)2 + с)2 + ... +0)2, что требует использования большого числа уровней, и, следовательно, значительного времени вычисления. Целью предполагаемого изобретения является повышение быстродействия сложения последовательности чисел с плавающей запятой. Поставленная цель достигается тем, что в t-й блок устройства введены регистр порядка, узел формирования порядка, элемент ИЛИ и два логических узла, причем выходы регистра порядка соединены со входами узла формирования порядка, выходы которого подключены ко входам регистра порядка (f+l)-ro блока, кроме того выходы регистра порядка соединены со входами элемента ИЛИ, выход которого соединен с суммирующим входом узла формирования порядка, а также с управляющими входами логических узлов, выходы регистра частичного результата соединены с входами логических узлов, выходы первого логического узла подключены к входам п старших разрядов узла формирования частичного результата, а выходы второго логического узла -подключены к входам (n+l) разряда узла формирования частичного результата, причем п-й выход второго логического узла подключен к л-му и (п+1)-му входам узла формирования частичного результата, к суммирующему входу которого подключен единичный выход триггера хранения младшего разряда частичного результата, выход элемента И соединен с (п-1)-ным разрядом регистра частичного результата (f+l)-ro блока. На чертеже изображена функциональная схема i-ro (i+l)-ro блоков устройства. Каждый i-ый блок устройства состоит из регистра 1 порядка, регистра 2 /-го частичного результата, триггера 3 хранения младшего разряда (/4-1)-го частичного результата, триггера 4 формирования окончательного результата, узла 5 формирования порядка:, элемента ИЛИ 6, управляющего формирования порядка и (/+1)-ой частичной .суммы, узла 7 формирования (/+1)-го частичного результата, элемента И 8, первого логического узла 9 и второго логического узла 10. Указанные узлы связаны между собой следующими простыми связями: выход триггера знака порядка и инверсные выходы триггеров значения порядка регистра 1 порядка соединены с входами узла 5 формирования порядка, выходы регистра 1 порядка - с входами элемента ИЛИ 6, причем вход знака порядка соединен с инверсным входом элемента ИЛИ 6, а выходы значения порядка имеют связи с входами элемента ИЛИ 6 только тех разрядов, которые соответствуют наличию единиц в обратном коде «-г, где 2 -с/1 г 9 , А - область представления чисел в машине, выход элемента ИЛИ 6 соединен с управляюшим входом логических узлов 9, 10 и с суммирующими входом узла 5 формирования порядка, выход знакового разряда и инверсные выходы разрядов порядка узла 5 формирования порядка, выход знакового разряда и инверсные выходы разрядов порядка узла 5 формирования порядка связаны с входами регистра порядка, причем узел 5 формирования порядка устранен таким образом, что перенос в знаковый разряд сопровождается переносом в младший разряд порядка, п старших разрядов узла 7 формирования частичного результата соединены с входами регистра 2 частичного результата (t+l)-ro блока, п выходов регистра 2 частичного результата соединены с л входами логических узлов 9 и 10, п выходы логического узла 9 соединены с входами п старших разрядов узла 7 формирования частичного результата, п выходы логического узла 10 - с (п+1)-входами узла формирования частичного результата, причем л-ый выход логического узла 10 соединен с л-ым и (л+1)-ым входами узла формирования частичного результата 7, выход триггера 3 хранения младшего разряда частичного результата соединен со входом элемента И 8 и с суммирующим входом узла формирования частичного результата, выход элемента И 8 соединен с (л-1)-ым входом регистра 2 частичного результата (t+l)-ro блока, выход триггера 4 формирования окончательного результата соединен с входом элемента И 8 и входом триггера формирования окончательного результата (t+l)-ro блока, вход триггера формирования окончательного результата соединен с выходом триггера формирования окончательного результата (i-1)-го блока, выход младшего разряда узла формирования частичного результата соединен с входом; триггера хранения младшего разряда частичного результата, нулевые входы всех триггеров и регистров подключены к шине тактовых импульсов

Рабога устройства происходит следующим образом.

Мантисса и ее знак первого слагаемого последовательности принимаются в дополнительном коде на регистр 2 частичного результата, а его порядок со своим знаком принимается на регистр 1 порядка первого блока. В следующем такте содержимое регистра 1 порядка передается через узел 5 формирования порядка в регистр 1 порядка следующего блока, а содержимое регистра 2 частичного результата через первый логический узел 9 или второй логический узел 10, а через узел 7 формирования частичного результата передается в регистр 2 частичного результата следующего блока, П|ри этом на регистры 1 и 2 принимаются соответственно порядок и мантисса следующего числа, причем в зависимости от сигнала на выходе элемента ИЛИ 6 либо порядок в процессе передачи в следующий блок уменьшается на единицу, а мантисса при этом остается без изменений (содержимое триггера 3 хранения младшего разряда частичного результата не меняется), либо порядок передается в следующий блок без изменения, а мантисса складывается с содержимым триггера 3 хранения младшего .разряда частичного результата, старшие из разрядов полученного таким образом частичного результата передаются в регистр 2 частичного результата последующего блока, а младший разряд этого частичного результата записывается в триггер 3 хранения младшего разряда частичного результата. Этому варианту соответствует код О на выходе элемента ИЛИ 6, который возможен только в том случае, если в регистре 2 порядка записывается код порядка «-г, передачи числа из регистра частичного результата на узел 7 формирования частичного результата происходит через логический узел 10 через логический узел 9. Логический узел 10 соединен с узлом формирования частичного результата, что позволяет производить сложение в дополнительном модифицированном коде. Последующий прием п старших разрядов частичного результата регистра частичного результата следующего блока и младшего разряда триггером хранения младшего разряда частичного результата является нормализацией частичного результата. Описанные преобразования повторяются для каждого из т блоков для / операндов.

Если необходимо сложить / чисел, то необходимо использовать

/ + entierf - -a) + l V «У

уровней, где п - разрядность мантиссы; а - б. м. Для формирования результата в течение

(/ 4- 1) - / + entier ( j +

тактов в триггер формирования окончательного результата записывается код «1, а в

регистр I порядка «-г в обратном коде. В этом случае состояние триггера 3 хранения младшего разряда частичного результата передается через элемент И 8 в (п-1)-ый разряд регистра 2 частичного рез льтата следующего блока. Код данного регистра сдвигается на каждом такте на один разряд вправо, а к моменту окончания сложения оказывается иа нужном месте.

Полная сумма последовательности из / чисел может быть получена за

/ + 2 (1 -f г) + entier (- п

тактов. На

Г / + entier -f 2)1

такте .можно принимать новую последовательность чисел для сложения, следовательно, основное преимущество конвейерного метода обработки информации, которая заключается в эффективном использовании аппаратуры многорегистровых устройств, в данном случае сохраняется.

Выполнение операций сложения над числами с плавающей запятой при помощи данного устройства происходит быстрее, требует

более простого устройства управления и исключает необходимость в специальной организации памяти.

С помощью предложенного устройства, наряду с сложением последовательности чисел

с плавающей запятой, возмолчно выполнение сложения чисел с фиксированной запятой, сдвига чисел.

Формула изобретения

Устройство для одновременного выполнения операций сложения над мнол еством чисел, состоящее из однотипных блоков, лричем каждый 1-ый блок содерл ит регистр частичного результата, узел формирования частичного результата, триггер хранения младшего разряда частичного результата, триггер формирования окончательного результата, элемент И, выходы п старших разрядов узла

формирования частичного реззльтата соединены со входами регистра частичного результата (t+l)-ro блока, единичный выход триггера хранения младшего разряда частичного результата соединен с первым входом элемента И, второй вход которого соединен с единичным входом триггера формирования окончательного результата (f-|--i)-ro блока и единичным выходом триггера формирования окончательного результата данного блока,

единичный вход которого связан с единичным выходом триггера формирования окончательного результата (t-1)-го блока, выход младшего разряда ззла формирования частичного результата подключен к единичному

в.ходу триггера хранения младшего разряда

частичного результата, нулевые входы триггеров хранения младшего разряда частичного результата, формирования окончательного результата и регистра частичного результата иодключены к шине тактовых импульсов, о т личающееся тем, что, с целью повышения быстродействия, в i-ый блок устройства введены регистр порядка, узел формирования порядка, ИЛИ и два логических узла, причем выходы регистра порядка соединены со входами узла формирования порядка, выходы которого подключены ко входам регистра порядка (i+l)-ro блока, кроме того выходы регистра порядка соединены со входами элемента ИЛИ, выход которого соединен с суммирующим входом узла формирования порядка, а также с управляюш,ими входами логических узлов, выходы регистра частичного результата соединены со входами логических узлов, выходы первого логического узла подключены ко входам п старших разрядов узла формирования частичного результата, а выходы второго логического узла

иодключены ко входам (л+1)-разрядов узла формирования частичного результата, причем п-ый выход второго логического узла подключен к «-му и (и+1)-му входам узла формирования частичного результата, к суммирующему входу которого подключен единичный выход триггера хранения младшего разряда частичного результата, выход элемента И соединен с (n-I)-biM разрядом регистра частичного результата (i-}-l)-ro блока.

Источники информации, принятые во внимание при экспертизе:

1. Патент США № 3535502, кл. G 06F 7/385, 1970.

2.Патент ФРГ № 2034841, кл. G 06F 7/38, 1973.

3.К. Г. Самофалов и др. «Структуры ЭЦВМ четвертого поколения, Киев, Техника, 1972 г., с. 89-248.

4.Авторское свидетельство СССР № 479111, кл. G 06F 7/52, 1973 (прототип).