Устройство для деления Советский патент 1977 года по МПК G06F7/39 

(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

Изобретение относится к области вычислительной техники и может быть использовано для выполнения операции деления в системе остаточных классов. Известны устройства, выполняющие операцию деления чисел, представленных в каком-либо одном позиционном коде и содержащие многоразрядный сумматор, регистр делимого, регистр частичного остатка, входы которых соедииены с выходом многоразрядного сумматора, табличный дешифратор, соединенный с выходом регистра частичного остатка, дешифратор коэффициентов умножения, регистр делителя, вход кото рого подключен к выходу дешифратора коэффициентов умножения, а выход сое динен с сумматором l . Низкое быстродействие таких устройств обусловлено наличием цепей пе носа в сумматоре. Наиболее близким техническим решением к изобретению является устройство для деления, содержащее регистр делимого, регистр делителя и сумматор 2 .Его недостатками являются невысокое быстродействие и невозможность работы в системе остаточных кл Целью изобретения является повышение быстродействия за счет выполнения деления чисел в системе остаточных классов, Эта цель достигается теМ, что в предложенное устройство введены блок выбора элементарного делителя, блок умножения, блок вычитания,блок анализа произведения, блок конца итерации, блок конца деления, блок режима работы сумматора, блок вычисления итерации, Выход регистра делимого подключен к первому входу блока вычисления итерации, второй вход которого подключен :; шине позиционного признака делимого, иыход регистра делителя подключен ко блока выбора элементарного делителя, к третьему входу блока вычисления итерации и к первому входу блока умножения. Выход блока элементарного делителя подключен к четвертому входу блока вычисления итерации, пятый вход которого подключен к шине позиционного признака делителя и ко второму входу блока умножения, третий вход которого подключен к первому входу cyNiMaтора, первому входу блока вычитания, первому входу блока конца деления, к выходу блока вычисления итерации и ко входу блока конца итерации, выход которого подключен ко второму входу блока конца деления и к шестому входу блока вычисления итерации. Выход блока конца деления подключен к четвертому входу блока умножения, к пер вому входу блока анализа произведения, ко второму входу блока вычитани и ко второму входу cyN iaTopa. Выход блока умножения подключен ко второму входу блока анализа произведения, выход которого подключен через блок ре жима работы сумматора к третьему вхо ду блока вычитания, выход которого подключен к седьмому входу блока вычисления итерации. Выход сумматора соединен с выходом устройства. На чертеже дана структурная схема устройства для деления. Оно содержит регистр делимого 1, регистр делителя 2, блок 3 выбора эле ментарного делителя, блок i вычисления итерации, блок 5 конца итерации, блок 6 конца деления, сумлатор 7, блок 8 умножения, блок 9 вычитания, блок 10 анализа произведения, блок 11 режима работы сумматора, шину 12.пози ционного признака делимого, шину 13 позиционного признака делителя, информационные входы 14, 15 и выход 16 устройства для деления. Рассмотрим работу устройства при делении делимого А на делитель В,которые представлены в системе остаточных классов своими остатками по осноР , а именно А ваниям Р , Р (oi, ,0,,, ot., )и B-(Jb, , |)2, .... «) с позиционными признаками йд и . Блок 3 осуществляет анализ остатка P на нуль. ЕСЛИ Jb 0, то делитель делится на первое основание Pj , а если ij- О, то делитель В делится на 2 бло ком 4 вычисления итерации. Параллельно с этим процессом идет деление делимого А на Р блоком 4 вычисления итерации, ecлиJЬJ 0,и деление А на 2, если jb О, Результат деления делителя В анализируется блоком 5 конца итерации на его равенство единице, т.е. 8 1. Если В 1, то выполняются вышеописанные действия, но уже с в . Если ,то результат,получен 1Ый от j eлeния числа А, равный А (ctj, , , ) сравнивается с нулем в блоке 6 конца деления. Если , то результат деления числа А на В снимается в виде С e«tiei- A/B«(Cj,Cj,,.. q .. . , Cn сумматора 7 Бели же , то А п посылается в сумматор 7, в котором оно либо вычитается/ либо складывается с первоначальным содержимым сумматора 7 в зависимости от сигнала с блока 11 режима работы сумматора. После первой итераци всегда происходит сложение с предшест вующим сбросом в нуль сумматора 7. При этом получают произведение А . В в бло ке 8 умножения, В блоке 10 анализа произведения осуществляется сравнение полученного произведения А В со значением А, в качестве которого на первой итерации выступает само А и на последующих А. Блок 9 вычитания вычисляет значение- нового делимого А по формуле А- А-В - А, если А- В Ai и в - А +Р, если А- В А. Блок 11 режима работы сумматора при А- В А запоминает сигнал вычитания, а при А-В А-сигнал сложения для следующей итерации. Новое делимое с выхода блока 9 вычитания поступает на вход блока 4 вычисления итерации. С этого момента начинается вторая итерация деления (аналогичная описанной выше). Лроцесс деления продолжается до тех пор пока не получится значение . Таким образом, предложенное устройство обеспечивает возможность создания принципиально нового семейства ЭВМ, работающих в системе остаточных классов, что позволяет увеличить быстродействие операции деления по сравнению с устройствами, работающими в позиционных системах из-за независимой поразрядной обработки данных. Формула изобретения Устройство для деления, содержащее регистр делимого, регистр делителя и сумматор, отличающееся тем, что,с целью повышения быстродействия, в устройство введены блок выбора элементарного делителя, блок умножения, блок вычитания, блок анализа произведения, блок конца итерации, блок конца деления, блок режима работы сумматора, блок вычисления итерации; причем вь1ход регистра делимого подключен к первому входу блока вычисления итерации, второй вход которого подключен к шине позиционного признака делимого; выход регистра делителя подключен ко входу блока выбора элементарного делителя, к третьему входу блока вычисления итерации и к первому входу блока умножения, выход блока элементарного делителя подключен к четвертому входу блока вычисления итерации, пятый вход которого подключен к шине позиционного признака делителя и ко второму входу блока умножения, третий вход которого подключен к первому входу сумматора, первому входу блока вычитания, первому входу блока конца деления, к выходу блока вычисления итерации и ко входу блока конца итерации -выход которого подключен ко второму входу блока конца деления и к шестому входу блока вычисления итерации; выход блока конца деления подключен к четвертому входу блока умножения, к первому входу блока анализа произведения, ко второму входу блока вычитания и ко второму входу сумматора; выход блока умножения подключен ко второму входу блока анализа произведения, выход которого подключен через блок режима работы сумматора к третьему входу блока вычитания, выход которого подключен к седьмому входу блока вычисления итерации. Выход сумматора соединен с выходом устройства. Источники информации, принятые в внимание при экспертизе: 1.Патент Франции 2241384, кл. G 06 F 7/00, 03.08.74. 2.Патент Франции 2170695, кл. G 06 F 7/00, 30.01.71 .