Устройство для моделирования цифровых объектов Советский патент 1978 года по МПК G06N1/00 G06F11/25 

(54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ЦИФРОВЫХ

ОБЪЕКТОВ

в соответствии с заданной гфогра мой поочередную имитацию всех ненспрааиостей той интегральной схемы, которую он замещает.

Недостатком этого устройства является большая трудоемкость разработки н довольно высокая стоимость изготовления печатных плат, ислольэуеаых для задания требуемых соединений каждого моделируемого объекта. Это не позволяет использовать данные устройства дли проверки правильности схем цифровых объектоэ (устранение ошибок в схеме в процессе ее проверки переделки печатных плат), по основной областью их применения является исследование эффективности тестов объектов после п|к веркк любым другим способом) их схем н трасси|м вки соединений на печатных платах, предусмотре ных конструкцией объектов. Именно эти платы применяются в качестве средств коммутации s рассмотренных устpofscTsax.

Наиболее близким техническим решением к нзобретеник яаяяется устройство для моделироваиия цифровых объектов, содержаагее блок .«е еменвой моделирующей структуры, коммутатор, блок памяти 5 блок управления. Выходы блока переменной моделирующей структуры соединены с первой группой ннформациоиных входов коммутатора. Первый выход и вход блока управления соединены соответственно со входом и выходом блока памяти |3.

Это устройство обеспечивает наиболее высокую скорость задания требуемых соединений функштональных лшдулей (интегральных схем моделируемого объекта), которая определяется скоростью ввода ииформации, определяющей эти соединения, в память блока настройки. Недостатком устройства является очень большие затраты аппаратуры в коммутаторе и в блоке настройки. Если общее число коммутируемых входов и выходов многофункциональных модулей равко п, то для обеспечения любой возможной совокупности их соединений число элементов коммутации в коммутаторе устройства равно п. Число запоминающих элементов в блоке настройки, } еобходимых для управления элементами коммутации, также равно п. Поскольку даже наименьшее съемные узлы современных средств цифровой техники содержат до 50 и более интегральных схем с числом информационных выводов от 12 до 22, то минимальная величина п для устройства моделирования таких узлов порядка 1000. При этом затраты аппаратуры в устройстве настолько велики, что его реализация по существу нереальна.

Целью изобретения является упрощение уст ройства.

Поставлеиная цель достигается тем, что в предложенное устройство введены регистр, блок ввода н блок переключения разрядов. Вщход блока ввода соединен со вторым входом блока управления, выход коммутатора - с третьим входом блока управления, четвертый вход которого является управляющим входом устройства. Второй, третий, четвертый и пятый выходы блока управления соединены соответственно с ииформациоииым входогл блока переключеяия разрядов, с упрлпляющим входом регистра, с управляющим входом коммутатора н блока переключения разрядов и с управляющим выходом устройства. Информационные выходы блока переключения разрядов соединены с информационными входами регистра. Входы н выходы блока переменной моделирующей структуры связаны соответственно с выходами регистра и с информационным выходом устройства, а второй информационный вход коммутатора является информационным входом устройства.

Блок управления устройства содержит регистр команды, счетчик адресов, генератор управляющих сигналов, первый и второй триггеры и схему сравнения. Первый выход регистра команд соединен с первым, входом схемы сравнения, второй вход которой соединен с единичным выходом первого триггера, с первым входом регистра команды и является вторым выходом блока управления. Выход схемы сравнения соединен с информационным входом второго триггера, вход синхронизации которого связан с первым выходом генератора управляющих сигналов. Единичный выход второго триггера соединен с первым входом генератора управляющих сигналов, второй, третий, четвертый и пятый выходы которого соединены соответственно со входом синхронизации первого триггера, с третьим выходом блока управления, с первым входом счетчика адресов и со вторым входом регистра команды. Второй и третий входы генератора управляющих сигналов соединены соответственно со вторым выходом регистра команды и вторым входом блока управления. Второй вход счетчика адресов соединен с третьим входом рег истра команды и со вторым входом блока упраЁ ления. Выход счетчика адресов, третий выход и четвертый вход регистра команды яляются цервой группой входов и выходов блока управления, а четвертый и пятый выходы регистра команды - соответственно пятым и четвертым выходами этого блока.

При этом сокращение количества оборудования достигается за счет введения программируемого последовательного обмена информацией между выходами и входами интегральных схем, входящих в состав блока переменной моделирующей структуры, в соответствии с таблицей их соединений в моделируемом объекте, вместо воспроизведения этих соединений с помощью матричного коммутатора, используемого в устройстве-прототипе.

Это позволяет уменьщить число элементов коммутации в коммутаторе и в блоке переключения разрядов устройства, необходимых для обеспечения любых возможных связей между выходами и входами интегральных схем, до 2п (вместо п в прототипе), а также сократить число запоминающих элементов в блоке памяти устройства до п/2 -4: logjn (вместо п в прототипе).

На фиг. 1 дана структурная схема предлагаемого устройства; на фиг. 2 - структурная схема блока управления; на фиг. 3 - структура цепочки команд устройства. a Устройство содержит блок перемеиной моделирующей структуры . представляющий собой набор сменных интегральных схем, состав которых определяется конкретным типом моделируемого объекта. Выходы блока 1 с ннешним информационным выходом 2 устройства, который используется для снятия последовательностей выходных сигналов модели, и с информационными выходами коммутатора 3. Другие информационные входы коммутатора 3 связаны с внешним иНформационным входом 4 устройства, который служнт для задания последовательностей входных сигналов модели. Функцией коммутатора 3 является передача состояния любого из выходов интегральных схем блока i илн любого из входов 4, определяемого кодом (адресом) на управляющих входах коммутатора, на его информационный выход. Входы интегральных схем блока 1 связаны с выходами регистра 5, каждый разряд которого соответствует определенному входу одной из этих схем. Входы регистра 5 подключены к блоку переключения разрядов 6, который служит для передачи состояния его информационного входа в любой из разрядов регистра 5, определенный кодом (адресом) на управляющих входах этого блока. Управляющие входы коммутатора 3, регистра 5 и блока 6 соединены с соответствующими выходами блока управления 7, с которым связаны также информационный выход коммутатора 3, информационный вход блока 6, управляющнй вход 8 устройства, предназначенный для задания Моментов начала каждого очерё дного такта моделирования, и управляющий выход 9 устройства, с помощью которого оно сигнализирует об окончании каждого такта. Другие входы и выходы блока управления 7 подключены к блоку памяти 10, который представляет собой оперативное запоминающее устройство с произвольным обращением, и служит для запоминания таблицы соединений интегральных схем блока I между собой и с входами 4, и к блоку ввода 11, который служит для ввода в блок 10 этой таблицы. Блок управления 7 устройства содержит регистр команды 12, счетчик адресов 13 блока памяти 10, генератор управляющих сигналов 14, первый триггер 15, обеспечивающий буферное запоминание информации, снимаемой с выхода коммутатора 3, схему сравнения 16, которая сравнивает текущее состояние выбранного ко)1мутатором 3 выхода интегральной схемы блока 1 с предыдущим состоянием этого выхода, указанным в команде, второй триггер 17, предназначенный для фиксации момента окончания ппоцесса установления устойчивого состояния интегральных схем блока 1 в каждом такте моделирования. Регистр команды 12, счетчик 13 и генератор 14 связаны с блоком памяти 10 и с блоком ввода П. Выходы регистра 12 соединены с управляющими входами коммутатора 3 и блока 6; со входами генератора 14 и схемы сравнения 16. Информационный вход триггера 15 подключен к выходу коммутатора 3, а выход - КО входам регистра 2 и схемы сравнения 16. Иифор.мациопный вход триггера 17 связан с выходом схемы сравнения 16, а выход - с генератором 4. . Устройство работает следующим образом. Перед началом моделирования- заданного цифрового объекта з состав блока переменной моделирующей структуры I включается тот набор интегральных схем, который используется Р объекте. Входы и выходы этих интегральных схем соединяются соответственно- с выходами регистра 5 и со входами коммутатора 3. Далее в блок памят Ш с помощью блока П вводится таблица соединений интегральных схем, описывающая их реальные связи в объекте. Каждая строка таблицы задает одну электрическую цепь объекта, соединяющую определенный выход некоторой интегра,)1ьной схемы блока 1 илн внешний вход объекта (один из входов 4 устройства) со всеми входами интегральных схем блока 1, являющимися нагрузкой этого выхода или внешнего входа. Каждая такая строка представляется цепочкой команд (фиг. 3), в которой каждая команда 18 подержит адресное поле 19 и разряд признака . В первой команде цепочки в разряде 20 записывается «1, что является признаком начала цепочки команд, в остальных командах цепочки в разря.а,е 20 записывается «О. В адресном поле 19 первой команды указывается алр«с, который служит для удравлештйТ оммутатором 3 и определя51 тггб1|ник сигнала (выход интегральиой Схемы или одни нз входов 4), а в адресном поле каждой последующей команды цепочки - адреса, которые используются для управления блоком переключения разрядов 6 и определяют приемники сигнала (входы интегральных схем, с которыми связан данный источник, т.е. разряды регистра 5, подключенные к этим входам). Первая команда цепочки имеет дополнительный разряд 21, предназначенный для указания предыдущего состояния («I или «О) источника сигнала. Таким образом, каждая электрически независимая цепь соединения интегральных, схем моделируемого объекта задается своей цепочкой команд. Вычисление логических состояний моделируемого объекта в каждом такте t прикладываемой ко входам 4 последовательности сигналов осуществляется методом итерации Зейделя. . Предлагаемое устройство предназначено для использования совместно с внещними по отношению к нему средствами управления, например с ЭВМ,, обеспечивающей автоматизацию процесса исследования моделируемого объекта на заданных последовательностях входных сигналов (гестах). При этом ЭВМ обеспечивает приложение тестов ко входу 4 устройства, а также снятие и анализ выходных последовательностей - реакций модели на эти тесты с выхода 2 устройства. Входы 8 и 9 служат для синхронизацииработы устройства и ЭВМ. После установки на входе 4 набора сигналов, соответствующих такту t теста, ЭВМ задает на входе 8 сигнал, разрешающий начало процесса вычисления состояния модели в этом такте. По окончании этого процесса устройство 5ырабатывает на Bi ixoAe 9, снгна., jiaapcinaющнй снятие установившихся, значений выходных сигналов модели с выходов 2. Процесс вычисления состояния моделируемого объекта в такте t теста цротек 1ет следующим образо.м. Сигнал от ЭВМ, постунающий на вход 8 устройства, запускает генератор 14 блока управления 7. Генератор 14 обеспечивает сброс триггера 17 в «О и начинает цикл операций, соответствуюплих первой итерации моделирования объекта в такте t. Этот цикл начинаетея с чтения команды нз блока на.мяти 10. Так как каждая команда размещена в одном слове этого блока, выборка команды требует одного обращения. Перед началом работы устройства, а также в конце каждой итерации счетчик 13 сбрасывается в ну;пз, поэтому, цикл каждой итерации начинается с чтения первой команды первой цепочки команд. Эта команда иринимается в регистр 12. Ее адресное ноле воздействует па управляющие входы коммутатора 3, котор1 1Й выбирает заданный этим полем выход одной нз интегральных схе.м блока 1 (или один из входов 4) и передает его состояние в триггер 15. Состояние триггера 15 сравнивается схемой 16 со.значением разряда 21 команды в регистре 12. Если имрет место неравенство, то состояние триггера 15 передается в этот разряд регистра 12, запускается операция записи в блок на.мяти 10 .мод,ифицированной команды из регистра 12 но ее прежнему адресу, сохраняемому в счетчике 3, и во второй триггер 17 записывается «1, в противном случае указанные действия не выполняются. Зате.м состояние счетчика 13 увеличивается на единицу и читается вторая команда цепочки. После приема этой команды в регистр 12 ее адресное поле воздействует на управляющие входы блока 6, с помощью которого состояние триггера 15 нередаетея в соответствующий разряд регистра 5, соединенный со входом определенной интегральной схемы, который задан адpecHbiM поле.м ко.манды. В соответствии с новым состоянием входа интегральная схема изменяет свое внутреннее состояние или/и выходные сигналы. Зате.м аналогично проводятся выборка послс:-д ющих команд нервой цепочки и изменение состояния остальных входов интегральных схе.м, связанных с источником сигнала, задапны.м нервой ко.мандой ценочки. Затем выбираются следующие цепочки команд. По окончании последней ценочки цикл операций уетройства, относящийся к нервой итерации моделирования объекта в такте t, заканчивается. Генератор управляющих сигналов 14 сбрасывает в нуль счетчик 13 и опращивает состояние триггера 17. Если состояние хотя бы одного выхода какой-либо интегральной схемы блока 1 измени.locij в результате этой итерации (т.е. оказалось отличным от предыдущего состояния, указанного в разряде 21 команды, соответствующей данному выходу)- то трнггер 17 находится в состоянии «1. В этом случае генератор 14 начинает новый цикл оаботы, соответствующий с:1едующей итерации. Если ни один выход ни одной интегральной схемы в цикле предыдущей итерации не изменился (это означает, что процесс установления нового состояния модели в такте t заверщился), то триггер 17 находится в состояние «О. При этом генератор 14 вырабатывает сигнал на выходе 9, свидетельствуюц;ий об окончании моделирования в такте t, и останавливает работу устройства до получения нового сигпала начала такта (t -f 1) на входе 8. Устройство работает аналогично во всех тактах t 1 прикладываемой ко входам 4 последовательности сигналов. Отличие только в цикле первой итерации такта t 1 состоит в том, что в этом цикле генератор 14 принудительпо устанавливает выход схемы сравнения 16 в состояние, соответствующее результату «неравно. При этом выполнение первой команды каждой цепочки команд сопровождается ее записью в блок памяти 10 так же, как при изменении состояния выхода интегральной схемы, причем в каждой записанной команде разряд 20 оказывается в таком же состоянии, которое имеет соответствующий этой команде выход интегральной схемы. Работа устройства в случае моделирования поведения объекта при наличии в нем любых неисправностей внещних выводов интегральных схем или их связей, необходимого при проверке эффективности (полноты) контролирующих тестов, аналогичны описанной. Имитация неисправностей в исходной модели исправного объекта осуществляется изменением одной или нескольких команд в блоке памяти 10, которое производится с помо цью блока ввода 11. Для имитации константных неисправностей на входах и выходах интегральных схем в системе адресации коммутатора 3 и блока переключения разрядов 6 предуемотрены фиктивные адреса, соответствующие константам «1 и «О. Это позволяет, модифицируя таблицу соединений моделируемого объекта, задавать эти константы в качестве источника сигнала в любом соединении. Главны.м технико-экономическим преимуществом предлагаемого устройства по сравнению с устройством-прототипом являются существенно меньщие затраты аппаратуры. В предлагаемом устройстве суммарное число элементов коммутации (например, электрон} ых вентилей) в составе коммутатора 3 и блоки переключения разрядов 6 равно 2п ч т, (где п -.общее число внещних выводов интегральных схем, входящих в состав моделируемого объекта, m - число внещних входов объекта). В устройстве - прототипе матричный коммутатор выводов интегральных схем и внещних входов требует п- + п-т элементов коммутации. Число запоминающих элементов, необходимых для задания всех возможных соединений в моделируемом объекте, в предлагаемом устройстве (объем памяти блока 10 в битах) составляет (п + т) (2 + log, /п + т/), в то время как в устройстве-прототипе оно равно п + пт. .S10 Если учесть, что лаже наименьшие съемные модули (типовые элементы замены) современных ЭВМ содержат до 50 и более интегральных схем с числом информационных выводов от 12 до 20, то мнинмальная величина п, на которую должно быть рассчитано устройство моделирования, равна iOOO и более. При этом в нредлагаемон устройстве требуется в 500 ргаз меньЕ-пе элементов коммутации, чем в прототипе. Выигрыш а ксле ззпомкнающмк элементов составляет примерно 100 раз. Недостатком предлагаемого устройства по сравнению с прототипом является меньшее быстродействие. Тем не менее, оно оказывается достаточно высоким и приемлемым для той области применения, на которую рассчитано устройство. Скорость моделирования, обеспечиваемая устройством, огфеделяется величиной + т/г (тактов/сек.), где Р - среднее чис/ш итераций в каждом такте входной последсвательиости, -г - длительность цикла обращения к блоку пам51ти (мксек). Если принять Р 5, f 0,2 МКС, то для упомянутых ранее модулей ЭВМ (п 1000, порядка 50) скорость моделирований составляет около 1000 тактов/сек, и не зависит от сложности интегральных схем объекта. Для сравиення стоит отметить, что при наиболее распространенном в настоящее время программном моделировании цифровых объектов с помощью быстродействующих универсальных ЭВМ при средней сложности используемых интегральных схем, равной 100 вентилям, скорость получается на один-два порядка ниже. Основной экономический эффект, который может быть получен в результате использования предлагае ого устройства, заключается в снижении стоимости средств моделирова ия цифровых объектов, за счет значительной зкономии оборудования. Кроме того, невысокая стоимость устройства делает возможным его широкое применение в процессе разработки новых средств цифровой техники, что дает дополнительный эффект за счет снижения затрат на разработку и ее ускорения. Формула изобретения Л. Устройство для моделирования цифровых объектов, содержащее блок переменной моделирующей структуры, коммутатор, блок памяти и блок управления, причем выходы блока переменной моделирующей структуры соединены с первой группой информационных входов коммутатора, первый выход и вход блока управЛенин соединены соответственно со входом и выходом блока памяти, отличающееся тем, что, с целью упрощения устройства, в него введены регистр, блок ввода, блок переключения разрядов, причем выход блока ВЕима соел:;1сц со вторым BXOJU1M блока уп})оВ., вькод коммутатора соединен с третьим входом б,1чтка управления, четвертый в.хо.ч которого является управля ощиь« входом устройства; второй, третий, четвертый и пятый вьходы блока vftравления соединены соответственно с иггформацнонным входом блока иерек,аочен 1н р ззрядов, с управляющим входом perfscrpa, с управляющим входом коммутаюра и блока переключе} мя разрядов, с управляющим выходом устройства; информационные выходы блока переключения разрядов соединены с кнформап.ионными входами регистра; входы и б.иока переменной моделирующей структуры cвязa п i г;7отЕетстве ию с выходами регистра к с Шформацио-икым выходом уетройства, а второй информационный вход коммутатора .является информационным входсЛЛ устоойстна, 2. Устройство по п. 1, o.: ;7fCEf; :c:Xr , что блок управления ycjpOKCiP- : :;опж ;т регистр команды, счетчик адресов, .ггор управляющих сигналов, первый и второй тр;птеры, схему сравнения; причем первый выход регистра соединен с первь входом схемы сравнения, второй з.ход которой соединен с единичным выходом первого триггера, с первым входом регистра команды и является вторым выходом блока управления, выход схемы сравнения соединен с информационным входом второго триггера, вход скнхронмзацин оторого связан с первым выходом генератора управляющих сигналов; единичный зыход второго триггера соединен с первым входом .генератора управляющих спг.чалов, второй, третий, четвертый и пятый выходы которого соединены соответственно со входом синхронизации первого триггера, с третьим выходол блока управления, с первым вхохдом счетчика адресов, со вторым входом регистра команды; второй и третий входы генератора управляющих сигналов соединены соответственно со вторым выходом регистра команды я со вторым входом б-лока управления; второй счетчика адресов соединен с третьим входом регистра команды и со вторым входом блока управления; выход счетчика адресов, третий выход и четвертый вход регистра команды являются первой Труппой входов и выходов блока управления, а четвертый и пятый выходы регистра команды - соответственно пятым и четвертым выходами этого блока. Источники информации, принятые во внимание при экспертизе: 1.. Патент США Ns 3.751.646., МКИ 235152 973 2.ЗаявкаАнглии № 1.306702, МКИ G 4 А, 1973. 3.Авторское свидетельство СССР Кг .154547, G 06 F 7/00, 1975.

:,.t

V. .. f-610114