Устройство для синхронизации двоичных сигналов Советский патент 1978 года по МПК H04L7/04 

тора 4; два двухразрядных регистра сдвига 5 и 6; дополнительный выделитель фронтов 7, два элемента И 8, 9 и элемент ИЛИ 10. Первый и второй вы,ходы фазового дискриминатора 4 подклю чены соответственно к входам первого и второго двухразрядных регистров сдв га 5, 6, прямой и инверсный выходы ко торых подключены соответственно к пер вому и второму входам первого и второго элементов И 8, 9, третьи инверсные входы которых соединены соответственно с прямыми выводами второго и первого двухразрядных регистров сдвига 5, 6. К управляющим входам первого и второго элементов И 8, 9 и к входу обнуление первого и второго двухразрядных регистров сдвига 5, 6 подключен выход делителя частоты 2 через дополнительный выделитель фронтов 7, причем выходы первого и второго элементов И 8, 9 через элемент ИЛИ 10 подключены к первому управляющему входу делителя частоты 2, к второму управляющему входу которого подключен выход первого элемента И В Устройство работает следующим образом. Последовательность высокочастотных импульсов частоты i KB (где В - скорость передачи двоичных сигналов, К - коэффицие1Л: деления делителя частоты 2) с выхода задающего генератора 1 поступает на счетный вход делителя частоты 2. С входа уст ройства на вход выделителя фронтов 3 поступает сигнал данных. Сигнал с вы хода выделителя фронтов .3, длительностью в один период высокочастотног колебания задающего генератора 1 ,опр деляющий значащий момент сигнала дан ных, поступает на вход фазового дискриминатора 4, на другой вход которо го поступает сигнал типа меандр с выхода последнего разряда делителя частоты 2. Таким образом, на одном выходе фа зового дискриминатора в течение интервала времени, равного длительност единичного элемента, будут проходить сигналы выделителя фронтов 3, когда на другом его входе присутствует потенциал логической единицы, и соотве ственно на другом выходе - когда при сутствует потенциал логического нуля Двухразрядные регистры сдвига 5, 6 выполняют функцию памяти прихода зна чащих моментов данных на интервале отставания или интервале опережения соответственно. В исходном состоянии сигналом,поступающим на входы обнуление.дву разрядных регистров сдвига 5, 6 с выхода дополнительного выделителя фронтов 7, на вход которого поступает сигнал с выхода последнего разряд делителя частоты 2, устанавливается состояние .00 . Двухраз рядные регистры сдвига 5, осуществляют последовательную запись огической единицы со сдвигом только ри наличии потенциала логической ели ицы на их входах. Таким образом, при поступлении первого сигнала на входе в двухразряд ном регистре 5 или 6 устанавливается состояние 01, при поступлении вто рого сигнала состояние 11, которое сохраняется независимо от поступления следующих сигналов вплоть до последующего обнуления. Элементы И 8, 9 совместно с двухразрядными регистрами сдвига 5, б определяют достоверность предыдущего единичного элемента сигнала данных. Сигналы с прямого выхода первого разряда и с инверсного выхода второго разряда двухразрядных регистров сдвига 5 , 6 поступают на первый и второй вход элементов И 8, 9 соответственно, на третьи входы которых поступают инверсные сигналы с выхода первого разряда двухразрядных регистров сдвига 5, 6 соответственно, и на четвертые входы которых поступает сигнал обнуление с выхода Дополнительного выделителя фронтов 7 сигнала. Сигналы с выходов элементов И 8,9 поступают на входы элемента ИЛИ 10, с выхода которого сигнал поступает на управляющий вход делителя частоты 2 и устанавливает его в режим управления деления. В случае истинности переключательной функции на выходе элемента И 8 сигнал поступает на управляющий вход делителя частоты -2, устанавливая его в режим деление с добавлением импульсов. При отсутствии сигнала на управляющем входе делителя частоты 2 устанавливается режим деление с вычитанием импульсов . Таким образом, при приходе достоверного единичного элемента и наличии расстройки фазы происходит ее коррекция с коррекционным щагом, равньм одному периоду высокочастотного колебания задающего генератора. В предложенном устройстве помехозащищенность и точность синхронизации по сравнению с известным лучше. Формула изобретения Устройство для синхронизации двоичных сигналов, содержащее задающий генератор, выход которого подключен к счетному входу делителя частоты, и выделитель фронтов, выход которого подключен к входу фазового дискриминатора, отличающееся тем, |Что, с целью повышения помехозащищенности и точности синхронизации, введены два двухразрядных регистра сдвига, дополнительный выделитель фронтов, два элемента И и элемент ИЛИ,при этом первый и второй выходы фазового дискриминатора подключены соответственно к входам первого и второго двухраарчд ных регистров сдвига,прямой и инверсный выходы которых подключены соответ ственно к первому и второму входам первого и второго элементов И,третьи инверсные входы которых соединены соответственно с прямыми выходами второго и первого двухразрядных регистров сдвига, а к управляющим входам первого и второго элементов И и к входу обнуление первого и второго двухраэрядных регистров сдвига подключен выход делителя частоты через дополнительный выделитель фронтов , причем выходы первого и второго элементов И через элемент ИЛИ подключены к первому управляющему входу делителя частоты, ко второму управляющему входу которого подключен выход первого элемента И. Источники информации, принятые во внимание при экспертизе: 1.Авторское свидетельство СССР № 403096, кл. Н 04 L 7/10, 1972.

Влвд

Выл од