Цифровой синтезатор частоты Советский патент 1986 года по МПК H03L7/18 

Изобретение относится к радиотех- нике и может быть использовано в системах радиосвязи и в контрольно- измерительной аппаратуре.

Пель изобретения - повьшение быстродействия.

На фиг.1 представлена структурная электрическая схема цифрового синтезатора частоты на фиг.2 - вариант выполнения блока автоподстройки частоты.

Цифровой синтезатор частоты содержит фазовый детектор (ФД) 1, перестраиваемый генератор 2, первый делитель 3 частоты с переменным коэффициентом деления (ДПКД), двухразрядный мультиплексор 4, опорный генератор 5, второй ДПКД 6, формирователь 7 импульсных последовательностей (ФШ1), блок 8 автоподстройки частоты (БАЛ)5 датчик 9 кода, блок 10 сдвига кода и преобразователь 11 кода.

БЛОК автоподстройки частоты при этом содержит двоичный счетчик 12, первый 13 и второй 14 сумматоры кодов, п-разрядный мультиплексор 15, регистр 16 кода частоты, цифроанало говый преобразователь (ЦАП) 17, дешифратор 18, первый 19 и второй 20 триггеры, делитель 21 частоты, первый формирователь 22 импульсов, элемент 23 задержки, второй формирователь 24 импульсов.

Цифровой синтезатор частоты работает следующ1-1м образом.

При смене частоты из датчика 9 кода на вход преобразователя 11 кодов и информационньш вход БАПЧ 8 поступает двоичный код частоты одновременно с другого вьпсода датчика кода 9 командный импульс обнуляет ФИЛ 7 и через вход включения БАПЧ 8 устанавливает в единичное состояние первый 19 и второй 20 триггры. Преобразованный в преобразователе 11 кода код новой частоты М с первого выхода поступает на устаковочный вход первого ДПКД 3, а с второго выхода код Nj переписываетс задним фронтом командного иг т ульса второго выхода датчика 9 кода, поступающего на вход параллельной записи блока 10 сдвига через информа- ционньй вход в универсальный сдвиговый регистр (не показан), входящий Б состав блока 10 сдвига, разрядность сдвигового регистра больше на

единицу разрядности максимально возможного кода на информационном входе блока 10 сдвига. При этом вход старшего разряда сдвигового регистра за- нуляется, а на информационный вход второго ДПКД 6 с выхода блока 10- сдвига, наоборот, подается код старших разрядов, а самый младший не используется.

Таким образом, после параллельной записи на информационный вход второго ДПКД 6 будет поступать код, равный

15

ent

ф,

где ent - целая часть числа.

Соответственно на выходе второго ДПКД 6 появляются импульсы с частотой в два раза выше частоты сравнения в кольце фазовой автоподстройки, они поступают на вход синхронизации ФИП 7, в котором .формируется меандр с частотой, равной частоте сравнения, по заднему и переднему фронту меандра формируются короткие.импульсы, таким образом, из последовательности с удвоенной частоты ФЖ 7 формирует две последовательности с частотой, практически равной частоте сравнения кольца ФАЛЧ, и сдвинутых одна относительно другой на ТГ , С выхода второго триггера 20 к этому времени на управляющий вход двухразрядного мультиплексора 4 приходит высокий уровень и сформированные сдвинутые последовательности с выхода ФИП 7 через двухразряднь й мультиплексор 4 поступают на входь ФД 1, на выходы которого автоматически устанавливается постоянное напряжение, соответствующее средней части характеристики детектора, кольцо фазовой автоподстройки при этом размыкается.

Далее высокий уровень с выхода второго триггера 20 разрешает работу делителя 21 частоты и на его выходе формируется меандр, высокий уровень которого разрешает двоичному счетчику 12 вести счет периодов сигнала с выхода перестраиваемого Генератора 2, а низкий запрещает.

Первым импульсом, сформированным первым формирователем 22 по отрица- тельному фронту меандра, код К. с выхода датчика 9 кода через п-разрядный мультиплексор 15 переписывается в регистр 16, затем с помощью

ПАП 17 преобразуется в аналоговое- напряженна и осуществляет начальную установку перестраиваемого генератора 2. Затем этот же импульс, задержанный элементом 23 задержки, сбрасывает первый триггер 19. в нулевое состояние, которьй подключает через п-разрядный мультиплексор 15 к входу регистра 16 выход второго сумматора 14, этот же импульс обнуляет двоичный счетчик 12.

К моменту поступления на вход раз решения двоичного счетчика 12 очередного высокого уровня с делителя 21 частоты на его входе синхронизации будет присутствовать частота, соответствующая начальной установке перестраиваемого генератора 2 Код числа сосчитанных импульсов за время разрешения, которое выбирается из соображений требуемой точности подстройки и задается соответственно частотой опорного генератора 5 и коэффициентом деления делителя 21 частоты (в общем случае на выходе делителя 21 частоты может быть не меандр) , сравнивается в первом сумматоре 13 с кодом К.,

Если требуется точность подстройки более высокая чем таг частоты цифрового синтезатора частоты, то во входной код на входе первого сумматора 13 младшими разрядами добавляется необходимое количество нулей, чтобы выравнять веса младших разрядов. Далее на первый сумматор 13 код с выхода двоичного счетчика 12 поступает в инверсном виде, поэтому первый сумматор 13 автоматически проводит операцию вычитания из входного кода двоичного счетчика 12. Получаемая разность складывается во втором сумматоре 14 с выходным кодом регистра 16, а результат снова переписывается очередным импульсом с выхода элемента 23 задержки регистра 16. Весь этот процесс повторяется. На выходе первого сумматора 13 стоит дешифратор 18, который дешифрует нулевое значение кода с выхода первого сумматора 13 с точностью до младшего разряда. При наличии такого кода на входе дешифратора 18 на его выходе появляется импульс, который сбрасывает второй триггер 20 в нулевое состояние, соответственно на выходе окончания подстройки БАПЧ 8 появляется низкий уровень, что гово2529394

рит о том, что процесс подстройки частоты перестраиваемого генератора с заданной точностью окончен.

По отрицательному перепаду на вы- 5 ходе второго триггера 20 второй формирователь 24 формирует импульс, который осуществляет предустановку делителей ДПКД 3 и 6 в состояния, соответствующие кодам на кодовых to входах, а именно первый ДПКД 3 в состояние, равное значению своего коэффициента деления М. , второй ДПКД 6 в состояние, равное ent(N./2). Нулевой -уровень выхода второго триггера Т5 20 переводит двухразрядный мультиплексор в противоположное состояние, а на входы ФД 1 будут поступать импульсные пocлteдoвaтeльнocти непосредственно с выходов первого 3 и второ- 20 го 6 ДПКД (кольцо фазовой автоподстройки замкнется), а если учесть, что к этому времени частота перестраиваемого генератора 2 близка к требуемой (захвачена) и соответствен- 25 но периоды сигналов на выходах первого и второго ДПКД 3 и 6 достаточно близки, то с учетом предустановок разность фаз на входах ФД 1 сразу же после смены управления двухразрядным 30 мультиплексором 4 вновь будет близка к 1Г , что приведет к тому, что переходный процесс на выходе ФД 1 све- . дется к минимуму.

Импульс с выхода второго триггера

5 20 своим отрицательным фронтом также осуществит последовательный сдвиг информации в блоке 10 сдвига, после чего на вход второго ДПКД 6 поступит код, равный NJ, при этом второй ДПКД

0 6 автоматически на втором цикле деления перейдет в нормальный режим деления.

Осуществление предустановки второго ДПКД 6 и обнуление ФИП 7 при

включении БАПЧ 8 необходимо, чтобы избежать скачков напряжения на выходе ФД 1 в начальный момент частотной автоподстройки. В качестве ФД 1 может служит устройство выборки-запо0 минания, перестраиваемый генератор 2 может быть выполнен по схеме LC-авто- генератора с двумя входами управления, в качестве ДПКД 3 и 6 могут быть использованы делители с пере5 менным коэффициентом деления типа

133ИЕ7, 530ИЕ17, в качестве двухразрядного мультиплексора 4 - сдвоенные мультиплексоры четыре в один и

51

счетверенный ультпплексор два в

,1

один

При этом выходы первого 3 и второго 6 ДПКД образуют первую пару информационных входов двухразрядного мультиплексора, а два выхода ФИП 7 образуют вторую пару информационных входов двухразрядного мультиплексор А. ФИП 7 может состоять из триггера и двух одинаковых формирователей, выполненных на простой логике, подключенных соответственно к прямому и инверсному вьгходам триггера, вход синхронизации триггера является входом синхронизации ФИП 7, вход обну- ления триггера является входом обнуления Ф1-Ш 7, а выходы формирователе являются первьтм и вторым выходами ФИП 7.

Блок 10 сдвига может быть выпол- нен на основе универсального сдвигового регистра, информационньш вход которого является информационным входом блока 10 сдвига, и два, формирователя, выполненные на простой логике, вход первого из них является входом пар.аллельной записи блока 10 сдвига, а выход подключен к вход параллельной записи С2 универсального сдвигового регистра, вход вто- рого формирователя соединен с управ ля1оо -(м входом управления V,j универсального сдвигового регистра и является входом блока 10 сдвига, а выхо подключен к входу синхронизации Ct универсального сдвигового регистра, по которому осуществляется сдвиг информащш. Преобразователь 11 кода может быть выполнен, например, в виде двух постоянных ЗаПОМИНаЮИ НХ

устройств (не показаны), адресные входы которых соединены между собой и являются входом преобразователя 1 кода, а выходы первого и второго постоянных запоминающих уст)ойств яв- ляются соответственно первым и вторым выходами преобразователя 11 кода, вычисление кодов и их запись в постоянное запоминающее устройство проводится заранее по следующему алгоритму.

Коэс|))ициенты N- и N, связывающи выходную частоту синтезатора с опорной частотой следующим образом:

f f

8-,ixli NO т

заменяются новой парой коэффициенто М и N, меньших соответственно М- т

и N

J, , при ЭТОМ выходная частота определится как

6bl)l|i

Л.

N

Вычисленные значения коэффициентов М. и N. заносятся в ячейку со1 t

ответственно первого и второго постоянных запоминающих устройств с адресом определяемым двоичным кодом К,. задаваемым датчиком 9 кода, однозначно связанным со значением выходной частоты цифрового синтезатора частот и равным .

Таким образом, при поступлении на вход преобразователя 11 кода некоторого кода К; с выхода первого и второго постоянных запоминающих устройств считываются коды М, и N. , записанные в ячейки с адресами Kj (другим примером конкретного выполнения преобразователя 11 кода может служить использование вместо постоянных запоминающих устройств вычислительного устройства, которое непосредственно в процессе работы осу- ществит вычисление коэффициентов М и К- по заданному К-).

X I

Предлагаемый цифровой синтезатор частоты обладает повышенной скоростью перестройки по частоте, что позволяет использовать его в различных радиосистемах, предъявляющих повьшен ныв требования к быстродействию систем.

Формула изобретения

Цифровой синтезатор частоты, содержащий последовательно соединенные фазоиый детектор, перестраиваемый генератор и первый депитель частоты с переменным коэффициентом деления, п оследовательно соединенные опорный генератор и второй делитель частоты с переменным коэффициентом деления, последовательно соединенные датчик кода частоты и преобразователь кода, первый выход которого подключен к кодовому входу первого делителя частоты с переменным коэффициентом деления, отличающийся тем, НТО, с целью повь1ше 1ия быстродействия, введены блок автоподстройки частоты и двухразрядный мультиплексор, формирователь импульсных последовательностей и блок сдвига кода, кодовый вход и выход которого соединены

. 7

соответственно с вторым выходом преобразователя кода и с кодовым входом второго делителя частоты с переменным коэффициентом деления, установочный вход которого объединен с установочным входом первого делител частоты с переменным коэффициентом деления и подключен к установочному выходу блока,автоподстройки частоты опорньй вход которого соединен с выходом опорного генератора, управляющий вход, блока сдвига кода объединен с управляющим входом двухразрядного мультиплексора и подключен к . выходу сигнала окончания подстройки блока автоподстройки частоты, си1- нальньй вход и выход сигнала подстройки которого соединены соответственно с выходом и с управляющим входом перестраиваемого генератора, информационный вход блока автоподстройки частоты подключен к первому выходу датчика кода, вход включения блока автоподстройки частоты объединен с входом параллельной записи блока сдвига кода и с входом обнуления формирователя импульсных после- доват-ельностей и подключен к второму выходу датчика кода, выход второго делителя частоты с переменным ко- |эффициентом деления соединен с входом синхронизации формирователя импульсных последовательностей, а также с первым информационным входом двухразрядного мультиплексора, к второму информационному входу двухразрядного мультиплексора подключен выход первого делителя частоты с перемеиньм коэффициентом дел/ения, первый и второй вьгходы формирователя импульсных последовательностей соединены соответственно с третьим и четвертым информационными входами двухразрядного мультиплексора, первый и второй выходы которого подклю- чены соответственно к первому и второму входам фазового детектора.

1

2. Синтезатор поп.1, от л и - чающийся тем, что блок авто10

20

до45 2529398

подстройки частоты содержит последовательно соединенные делитель частоты, двоичный счетчик, первый сумматор кодов, второй сумматор кодов, п-разрядьый мультиплексор, регистр кода частоты и цифроаналогоБЫй преобразователь, последовательно соединенные первый формирователь импульсов, элемент задержки и первый триггер, выход которого соединен с управляющим входом п-разрядного мультиплексора, последовательно соединенные второй триггер и второй фор- мироеатель импульсов, а также де- 15 щифратор, информационный вход и вы- ход которого соединены соответственно с выходом первого сумматора кодов и с первым входом второго тригге-г ра, второй вход которого объединен с вторым входом первого триггера и является входом включения блока автоподстройки частоты, стробирующий вход дешифратора объединен с управляющим входом регистра кода частоты и подключен к выходу первого формирователя импульсов, выход регистра кода частоты соединен с вторым входом второго сумматора кодов, зшрав- лякхций вход и выход делителя частоты соединены соответственно с выходом второго триггера и с входом первого формирователя импульсов, выход элемента задержки соединен с входом обнуления двоичного счетчика, второй вход первого сумматора объединен с вторым информационным входом п-раз- рядного мультиплексора и является информационным входом блока автоподстройки частоты. При этом входы синхронизации делителя частоты и двоичного счетчика являются соответственно опорным и сигнальным входами блока автоподстройки частоты, а выходы цифроаналогового преобразователя, второго триггера и второго формирователя импульсов являются соответственно выходом сигнала подстройки, выходом сигнала окончания подстройки и установочным вькодом блока автоподстройки частоты.

25

30

35

Редактор А.Козориэ

Составитель Ю.Ковалев

Техред Л.Сердюкова. Корректор В.Синицкая

Заказ 4631/57 Тираж 816 . Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Изобретение относится к радиотехнике. Цель изобретения - повышение быстродействия. Устройство содержит фазовьй детектор 1, перестраиваемый генератор 2, делители 3 и 6 частоты с переменньм коэф. деление, . опорный генератор 5, датчик кода 9, преобразователь 11 кода. Цель достигается введением блока АЦЧ 8, двухразрядного мультиплексора 4, формирователя 7 импульсных последователь - ностей, блока 10 сдвига кодч. Цо п.2 представлен вариант выполнения блока АГГЧ 8. 1 з.п. ф-.пы, 2 ил. Фиг.1