Запоминающее устройство Советский патент 1978 года по МПК G11C11/22 

ит в следующем. Наличие сигналов помех на разрядных шинах накопителя, порождаемых электромеханическими колебательными процессами в пьезотрансформаторных элементах памяти в моменты формирования фронтов импульса напряжения возбуждения, требует обеспечить паузу как между передним и задним фронтами одного импульса напряжения возбуждения, так и между двумя следующими друг за другом импульсами напряжения возбуждения. Это накладывает дополнительные ограничения на допустимую максимальную частоту считывания информации, а также увеличивает время выборки информации из устройства.

Недостатком известных устройств является и то, что в них в течение каждого цикла считывания информации дважды имеет место импульсное потребление .мощпости, а именно: при формировании как передне1о, так и заднего фронтов напряжения возбуждения.

Целью настоящего изобретения является повышение быстродействия устройства и снижение потребляемой мощности.

Поставленная цель достигается тем, что устройство содержит дополнительные .эле.менты памяти, элементы связи и 6;ioK слежения за полярностью выходнр)1х сигналов, информационные входы которого гтодключепы к выходам усилителей считыва1-:ия, а выходы - к информационным выходам устройства, управляющий вход блока слежения за полярностью выходных сигналов через элементы связи соединен с выходами соответствующих ключевых элементов, входы дополнительных элементов памяти подключены к соответствующим выходам дещифратора адреса, а выходы - ко входам ключевых элементов.

На фиг. I представлена структурная схема запоминающею устройства; на фиг. 2 - принципиальная схема блока слежения за полярностью считанных сигналов; уа фиг. 3 - принципиальная схема усилителя считывания.

Запоминающее устройствоSC.M. фиг. 1) соблок 2 управления по держит накопитель

адресу, блок 3 усилителей считывания и блок 4 слежения за полярностью считанных сигналов. Накопитель 1 информации содержит сегнетоэлектрические пьезотрансформаторные элементы па.мяти, объединенные в ячейки памяти 5 на основе широкополосных пьезотрансформаторов, напри.мер серийные интегральные пьезокерамическяе микросхе.мы типа 307 PBI Щ43.387.015.ТУ. Входные электроды 6 ячеек памяти 5 подключены к числовым щинам 7 накопителя,-экранирующие электроды 8 - к экранирующим щинам 9. Выходные электроды 10 ячеек памяти 5 объединены в разрядные щины 11, которые соединены с входа.ми усилителей считывания 12 в блоке 3. Ньезокерамическая пластина 13 секции возбуждения каждой из ячеек памяти 5 имеет жесткую поляризацию. Участки сегнетоэлектрической пьезокерамики пластины 14 ге} ерг1торной секции под выходньЕми электродами 10 могут иметь различную, поляризагсию, причем направление

ее определено записанной информацией. Пьезокерамические пластины 13 и 14 механически объединены между собой электродо.м 8 в акустическо монолитную конструкцию.

Блок 2 управления по адресу содержит формирователи 15 сигналов возбуждения, входы которых подключены к выходам дешифратора 16 адреса, а выходы связаны с числовыми щинами 7 накопителя 1. Каждый из формирователей 15 сигналов возбуждения содерO жит ключевой элемент, состоящий из ключей 17 и 18, которые выполнены на транзисторах различных типов проводимости. При это.м с выходом .формирователя 15 связан через К.ТЮЧ 18 - источник напряжения U (щина 19). Кроме того, каждььй из формирователей 15 сигналов возбуждения содержит дополнительный элемент памяти, например триггер 20 со счетным входом, который соединен со входом формирователя 15. Прямой и инверсный выходы триггера 20 подключены к уиравляющи.м входа.м соответстненко ключей 18 и 17. Деишфратор 16 адреса выполнен стробируемым и связан с п;иной 21, являющейся входо.м устройства для си1нала строба считывания, а также соединен с выхода.ми регистра адреса (регистр адреса на фиг. 1 не показан).

5Блок 4 слежения за полярностью считанных сигналов содержит элемент задержки 22 сигнала строба считывания, через который стробируемый усилитель 23 сигналов управления связан с тиной 21. Усилитель 23 выполнен с низкоомным входным сопротивлением и его вход является управляющим входом блока 4 (шина 24), к которому через элементы связи, например конденсаторы 25, подключены выходы фор.мирователей 15 сигналов возбуждения блока 2. Выходы усилителя 23 сигналов

управления соединены с входами переключателя 26 напряжений, к выходам которого подключены транзисторные каскады 27. Входы транзисторных каскадов 27, являющ,иеся информационными входами блока 4/ соединены с выходами соответствующих усилителей считывания - 12 блока 3. Выходы транзисторных каскадов 27 связаны с информационными В1 1ходами устройства, соединенными с входами регистра числа (регистр числа на фиг. 1 не показан). В каждом транзисторном каскаде 27 блока 4 (см. фиг. 2) база транзистора 28 является входом каскада, а эмиттер, к которому подключен резистор 29, - его выходом. Коллекторы всех транзисторов 28 связаны через ключ 30 переключателя 26 напряжений с источником напряжения питания -fE (шина 31). К коллекторам транзисторов 28 подсоединен ключ 32. Эмиттерные резисторы 29 всех транзисторных каскадов 27 соединены с тиной 31 через 33. Управляющие входы ключей 30 и 34, а также ключей 32 и 33 переключателя 26 напряжений подключены к соответствующим выхода.м синхронного Д-триггера 35 в усилителе 23 сигналов управления. Триггер 35 построен на однотипных двухвходовых элементах И - НЕ 36, 37, 38 и 39 транзисторно-транзисторной логики. Вход синхронизации триггера 35 (входы элементов И-НЕ 36 и 37) сое;:ине11 с выходом элемента задержки 22 сигнала строба считыванля. К информационному входу ipiin-epa 35 (другой вход элемента 36) юдключен коллектор транзистора 40, эмиттер т/горого через резистор 41 связан с источниKQN; напряжения питания - {шина 42). Кроме того, эмиттер транзистора 40, являющийся входом усилителя 23 сигналов управления, подключен к управляющему входу блока 4 (шина 24).

Каждый из усилителей считывания 12 устройства (см. фиг. ) .ен по схеме (см. фиг. 3), которая обладает низкоомным вхо..аным соиротивлс(иел1 и является наиболее предпочтительной R отношении аппаратурных затрат при реа.лизйцин, а также потребления .мощности. Входной каскад усилителя считывания построен на ,исторе 43, который включен по схе.ме с эмиттерным входом (общей базой). При этом эмиттер транзистора 43 через резистор 44 связан с источником напряжения питания -Е (1пина 45), к коллектор через резистор 46 соединен с источником напряжения питания +Е (щина 47). Эмиттер транзистора 43 является входом усилителя считывания, а коллектор - через разделительный конденсатор 48 связан с базой выходного транзистора 49. База и коллектор транзистора 49 соответственно через резисторы 50 и 51 связаны с источником п.чтания +Гг. Выходом усилителя считы{зания является коллектор транзистора 49 Устройстгп содержит шину нулевого потениизла 52.

Запоминаюндее устройство имеет три режима работы: режи.м записи информации, режим хранения и режим считывания инфор.мации.

Запись информации в накопитель 1 осуществляется электрическим путем и заключается 5 установке .соответствующих направлений поляр:1оан,ии участков сегнетоэлектрической пьезокерамикк пластины 14, расположенных между каждым из выходных электродов 10 и экранируюгцим электродом 8 ячеек памяти 5 накопителя. Для обеспечения возможности записи инфор.м;;ч,ии накопитель 1 может быть выполнен в виде съе.миого модуля (или групчы съемных модулей), к внещним выводам которого подключены числовые 7, экранируюUj;;e 9 и разрядные 11 шины накопителя 1. jj процессе записи информации съемный моду; Ь накоп,1теля i вынимают из запоминаюUr ero устройства и подключают к автономному блоку электрической записи информации. Последний зыраб.чтывает напряжение полиризатши Ир, которое подводится к экранирующим 9 .ч разрядный 1 i uiHiiaw лякопителя 1 в соответствии с зап;;сь:;ае,у1ой. информацией. Под воздействием электрического поля, созданного между экрани рующим электродом 8 и каждым из выходных эле..фолов 10 выбранной ячейки памяти Б, каждый из элементов памяти пластины , по.лфизуется в соответствующем направлении. Пр это.м ложная запись или разрушение ;рани:-10Й информации в невыбранных ячейках памяти 5 накопителя 1 не происходит. После перезаписи информации съемный модуль

накопителя 1 возвращают в запоминающее устройство.

В режиме хранения информации накопитель

принципиально не потребляет электрическую

энергию и сохра:;ность записанной в нем ин5 формации не зависиг от времени и выключения

питания.

В режиме считывания информации устройство допускает выборку хранимой информации

Q с произвольным доступом к чиеловы.м шинам 7 накопителя 1. В начальный момент цикла считывания информации от регистра адреса на входы дещифратора 16 подаются сигналы кода адреса, по которому необходимо произвести счигывание информации. Затем на щкну 21

5 поступает сигнал строба считывания - короткий положительный импульс напряжения. В результате в том формирователе 15 сигналов возбуждения, который подключен к выбра -:кому выходу дешифратора 16, импульс напря,. жения воздействует на счетный вход триггера 20. При этом триггер 20 изменяет свое состояние на обратное предшествующему, что обусловливает также и изменение состояния ключей 17 и 18. Например, если в начальный момент ключ 17 был открыт, а ключ 18 - закрыт, то после переключения триггера 20 ключ 17 закрывается, а ключ 18 - открывается. Вследствие этого с выхода ключа 18 в соответствующую числовую шину 7 накопителя протекает импульс тока возбуждения, в данном случае положительной полярности, который заряжает до напряжения U паразитный конденсатор, включенный между входным электро-.дом 6 и экранирующим электродом 8 выбран-ной ячейки памяти 5, т.е. между возбуждаемой числовой шиной 7 накопителя и шиной 52

5 нулевого потенциала. Формирующийся при этом на входном электроде 6 перепад напряжения прикладывается к пьезокерамической пластине 13 секции возбуждения ячейки памяти 5 и вследствие явления обратного пьезоэлектрического эффекта она деформируется.

0 Благодаря наличию механической связи деформируется и пьезокерамическая пластина 14 генераторной секции ячейки памяти 5. Вследствие явления прямого пьезоэлектрического эффекта на каждом из выходных электродов 10

, выбранной ячейки памяти 5 появляется нескомпенсированный электрический заряд, знак которого определяется направлением поляризации соответствующего участка пьезокерамики пластины 14 под электродом 10, т.е. информацией, хранимой в каждом элементе памяти

0 выбранной ячейки памяти 5. В силу того, что усилитель считывания 12 обладает достаточно низкоомным входным сопротивлением, то практически весь нескомпенсированный электрический заряд, образовавшийся на выхддном электроде 10 ячейки памяти, в виде информационного импульса тока протекает по входной цепи усилителя считывания, т.е. по цепи Эмиттера транзистора 43 (см. фиг. 3), причем полярность информационного импульса тока определяется знаком выщеуказанного электрического за0 ряда. Импульс тока в цепи эмиттера

транзистора 43, работающего в линейном режиме, обус;1овливает протекание примерно такой же величины имнульса тока и в цени коллектора транзистора 43. При этом на резисторе 47 формируется нмпульс напряжения, который через конденсатор 48 прикладывается к базе транзистора 49, работающего в ключевом режиме. В результате на коллекторе транзистора 49, т.е. на выходе усилителя считывания 12, имеет .место отрицательный имнульс напрял ения, когда на вход усилителя считывания воздействует информационный импульс тока положительной полярности. Так как низкоомное динамическое входное сопротивление усилителя считывания 12 практически накоротко замыкает соответствующую разрядную шину 11 накопителя 1 с щиной 52 нулевого потенциала, то на разрядной щине не накапливается электрический заряд, образующийся при считывании информации, и, следовательно, остается практически неизменным потенциал разрядный щины накопителя.

С выхода усилителей считывания 12 сигналы кода считанного числа поступают на входы блока 4. Кро.ме того, одновременно с выщеонисанными процессами, происходящими в накопителе 1 и усилителях считывания 12, в блоке 4 устройства имеют место следующие процессы. Положительный импульс тока возбуждения, протекающий с выхода ключа 18 выбранного фор.мирователя 15, заряжает до напряжения U соответствующий конденсатор 25. При этом положительный импульс тока протекает через щину 24 по низкоомному входному сопротивлению усилителя 23 сигналов управления, т.е. по цепи э.миттера транзистора 40, включенного по схеме с эмиттерным входом (общей базой) и работающего в линейном рсжи.ме. Положительный импульс тока в цепи эмиттера транзистора 40 обусловливает уменьшение практически до нуля коллекторного тока этого транзистора. Отсутствие тока в цепи коллектора транзистора 40 эквивалентно воздействию высокого потенциала на инфор.мационный вход триггера 35, т. е. на Bxojt элемента 36 транзисторно-транзисторной логики, например интегральной микросхемы типа 134ЛБ1. Одновременно с этим на вход синхронизации триггера 35 воздействует короткий положительный импульс напряжения - сигнал строба считывания, задержанный элементом задержки 22 на соответствующий промежуток времени. Вследствие этого триггер 35 устанавливается в такое состояние, при котором на выходе элемента И-НЕ 39 формируется высокий потенциал, а на выходе элемента И-НЕ 38 - низкий потенциал. Под воздействием этих потенциалов ключи 32 и 33 переключателя 26 закрыты, а ключи 30 и 34 открыты, благодаря чему коллекторы транзисторов 28 подключены к источнику напряжения питания -L-E (щина 31), а резисторы 29 - к щине нулевого потенциала. При этом транзистор-ы 28 (типа п-р-п) находятся в пря.мом включении и транзисторные каскады 27 работают в режиме эмиттерных повторителей. В результате сигналы кода считанного числа, воздействующие на базы транзисторов 28, без изменения полярности появляются на эмиттерах этих транзисторов и поступают на входы регистра числа.

Однако в сегнетоэлектрическом пьезотрансформаторно.м ЗУ емкостной характер сопротивления числовых щин накопителя обуславливает необходимость в том, чтобы в каждом последующем цикле считывания информации полярность одиночного импульса тока возбуждения выбранной числовой щины накопителя была противоположной полярности и.м-пульса тока воз буждения в предыдущем цикле считывания информации по данному адресу. Следовательно, в описанном устройстве полярность одиночного импульса тока возбуждения каждой числовой щины может быть как положительный, так и отрицательный, что, в -свою очередь, зависит от исходного состояния триггера 20 выбранного формирователя 15 в начальный момент цикла считывания информации. Так, например, если в исходном состоянии потенциалами с выходов триггера 20 открыт ключ 18 и закрыт ключ 17, то переключение триггера 20 (по сигналу строба считывания) обуславливает закрывание ключа 18 и открывание ключа 17. При этом отрицательный импульс тока возбуждения разряжает числовую щину от напряжения U до нулевого потенциала. Следует отметить, что наличие в составе формирователя 15 триггера 20 со счетным входом, обеспечивает возбуждение каждой числовой щины 7 накопителя 1 одиночными и.мпульсами тока чередующейся полярности. При этом потенциал числовой щины 7 может принимать одно из двух значений: нулевое либо равное U. Благодаря тому, что полярность напряжения и выбрана совпадающей с направлением жесткой поляризации пьезокерамической пластины 13 секции возбуждения каждой ячейки памяти 5, то исходный уровень поляризации этой пластины при воздействии напряжения U не изменяется, т. е. в устройстве при считывании информация не разрущается.

Если учесть, что прямой и обратный пьезоэлектрический эффект, на котором основано считывание информации, является линейным эффектом, то очевидно изменение полярности одиночного импульса тока возбуждения числовой щины 7 накопителя 1 приводит к изменению полярности считанных сигналов на выходах усилителей считывания 12. Блок 4, подключенный к выходам усилителей считывания 12, позволяет перестроить полярность считанных сигналов в соответствии с полярностью одиночного и.мпульса тока возбуждения числовой щины накопителя 1. Как было описано выще, при положительной полярности одиночного импульса тока возбуждения числовой тины блок 4 передает считанные сигналы на выход устройства, не изменяя их полярности.

В случае возбуждения числовой щины одиночным отрицательным импульсом тока блок 4 инвертирует полярность считанных сигналов. Это осуществляется следующим образом. Отрицательный ИМПУЛЬС тока на щине 24 блока 4

(см. фиг. 2) увеличивает ток в цепи эмиттера транзистора 40. При этом в цепи коллектора транзистора 40 протекает импульс тока с входа элемента И-НЕ 36, что эквивалентно воздействию низкого потенциала на вход элемента И-НЕ 36. По сигналу строба считывания триггер 35 переключается в состояние, при котором на выходе элемента И-НЕ 39 устанавливается низкий потенциал, а на выходе элемента И-НЕ 38 - высокий потенциал. Под воздействием этих потенциалов ключи 30 и 34 закрыты, а ключи 32 и 33 открыты, вследствие чего коллекторы транзисторов 28 соединены с шиной 52 нулевого потенциала, а резисторы 29 - с шиной 31. При этом транзисторы 28 включены инверсно и транзисторные каскады 27 работают в режиме инверторов, изменяя полярность считанных сигналов. Таким образом, в блоке 4 путем изменения полярности напряжения питания транзисторных каскадов 27 и использования прямого и инверсного включения транзисторов 28 обеспечивается два режима работы каждого из транзисторных каскадов 27, а именно: режим эмиттерного повторителя и режим инвертора. Благодаря низкоомности управляющего входа блока 4 потенциал шины 24 практически не изменяется и исключена связь через конденсаторы 25 между выходами формирователей 15 сигналов возбуждения.

Формула изобретения

Запоминающее устройство, содержащее накопитель на сегнетоэлектрических пьезотрансформаторных эле.ментах памяти, разрядные шины которого соединены со входами усилителей считывания, а числовые шины - с выходами соответствующих ключевых элементов, и дешифратор адреса, отличающееся тем, что, с целью повыщения бь1стродействия устройства и снижения потребляемой мощности, оно содержит дополнительные элементы памяти, элементы связи и блок слежения за полярностью выходных сигналов, информационные входы которого подключены к выходам усилителей считывания, а выходы -- к информационным выходам устройства, управляющий вход блока слежения за полярностью выходных сигналов через элементы связи соединен с выходами соответствующих ключевых элементов, входы дополнительных элементов памяти подключены к соответствующим выходам дешифратора адреса, а выходы - к входам ключевых элементов.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР № 447757, кл. G 11 С 11/22, 1974.

2. Патент США № 3401377, кл. 340--173.2, 1968.

I -Т

6-г

d-L

Lj.

Фич 2