Параллельный комбинационный сумматор Советский патент 1979 года по МПК G06F7/385 

(54) ПАРАЛЛЕЛЬНЫЙ КОМБИНАЦИОННЫЙ СУММАТОР

Изобретение относится к въачислительной технике и может приме-няться в арифметических устройствах цифровых вычислительных машин.Известны параллельные комбинацион ные сумматоры 1, а также сумматоры с контролем и обнаружением ошибок 2, 3, 4J . Недостаток таких схем - их плохая диагностицируёмость, выражающаяся в большом числе входных наборов, необходимых для полной диагностики сум матора. Наиболее близким по технической сущности является параллельный комби ционный сумматор., состоящий из п одноразрядных сумматоров, входы сэтагаемых-которых подключены попарно к входным шинам сумматора, а выходы суммы - к выходным шинам сумматора, вход переноса одноразрядного сумматора .младшего разряда сумматора подключен к входной шине переноса f5 Недостатком этого сумматора является то, что для полной диагностики необходимо подавать входных наборов, а это связано с большими затратами машинного времени. Цель предлагаемого изобретения улучшение диагностицируемостй сумматора. Для этого в сумматор введен:зг элементы И, ИЛИ, НЕ и ИЛИ-НЕ, выходы переносов одноразрядных сумматоров подключены к первым входам элементов И переноса, вторые входы которых подключены к дополнительной входной шине, а их выходы подключены к первым входам элементовИЛИ переноса, выходы которых соединены со входами переносов одноразрядных сумматоров последующих разрядов, а вторые входы элементов ИЛИ переноса, за исключением элемента ИЛИ переноса старшего разряда, подключены к. вькоду первого элемента И, первый вход которого соединен с входом переноса младшего разряда сумматора, а второй - с выходом элемента НЕ, вход которого соединен с дополнительной входной шиной, ко второму входу элемента ИЛИ переноса старшего разряда сумматора, подключен выход второго элемента И, один вход которого подключен к выходу элемента НЕ, а другой - к выходу элемента ИЛИ, первый вход которого подклюkeH к выходу третьего элемента И, входы которого подключены к выходам переносов всех одноразрядных .сумматоров, второй вход элемента ИЛИ подключен к выходу элемента ИЛИ-riE, вхо ды которого также соединены с выхода ми переносов всех одноразрядных сумматоров . На чертеже приведена схема предлагаемого параллельного комбинационного сумматора. Схема содержит п полныходноразрядных сумматоров 1, выходы переносов которых подключены к первым входам элементов И 2 переноса, вторые входы которых соединены с дополнител ной входной шиной 3. Выходы элементов И 2 подключены к- первым входа л элементов ИЛИ 4 переноса, вторые вхо ды которых, за исключением элемента ИЛИ 4 старшёго разряда, соединены с выходом элемента И 5, первый вход которого соединен со входом переноса младшего разряда 6, а второй с выходом элемента НЕ 7. Ко второму вхо ду элемента ИЛИ 4 старшего разряда, подключен выход элемента И 8. Выходы элементов ИЛИ 4 подключены ко вх дам переносов старших разрядов. Если для полной проверки п-разрядного сумматора необходимо подават на входы наборов (2п входов слагаемых.и один вход переноса млад.шего разряда), то для полной проверки одноразрядного полного суммато::)а необходимо подавать 2 входных наборов (два информационных входа и один вход переноса) , Поскольку связ.ь между отдельными одноразрядными сумматорами прерывается при подаче на шину 3 логического на них мож но подавать одни и те же входные наборы. При этом элементы И 10 и НЕ- ИЛИ И фиксируют равенство выходных сигналов переносов всех одноразрядных сумматоров. Если же переносы дол ны быть равны О, то на выходе элемента И 10 имеется О, а на выходе элемента ИЛИ-riE 11- . Эта единица через элементы ИЛИ 9, И 8 и ИЛИ 4 появится на ВЕЛходе сумматора 12. В случае, если на одном или нескольких входах переносов сигнал,не равняется , на выходе 12 появит ся О . Таким образом, будет уста новлела ошибка при формировании пер носов. Аналогично, если на всех выходаз4 одноразрядных сумматоров долж на быть логическая , на выходе элемента НЕ-ИЛИ 11 будет сигнал О а на выходе элемента И 10 - сигнал , который также появится на выходе 12. Если .имеет место ошибка каких-то разрядах, то на выходе : элемента И 10, а, следовательно, и на выходе 12 будет логический О Этим санибКа будет обнаружена. Ошибк при формировании сумм обнаруживаются па выходах 13 сумм одноразрядных сумматоров. Итак, в результате подачи 2 входных наборов обнаруживаются все ошибки при формировании переносов и сумм в од1 оразрядных сумматорах. При этом предполагается, что неисправностей Б дополнительно введенных схемах не может быть, хотя некоторые из них могут быть обнаружены.Это ограничение не так существенно, потому.что путем подачи нескольких дополнительных наборов все неисправности .в этих схемах могут обнаруживаться (число их в любом случае не зависит от разр.ялности сумматора п) . Таким образом, за счет введения в v;ocTaB сумг атора дополнительного оборудо.эания (около 30%), количество BXO7,M-JX наборов для полной проверки h - сумматора уменьшается в 2 раз, а следовательно, во столько раз уменьшается и время, затрачиваемое на диагностику. Kpot-ie того, значительно упрощается диагностииирующее устройство. Если схема сумматора выполненная на БИС, то для этого необходим только один допо лнительный внеш- НИИ вывод. Формула изобретения Параллельный комбинационный сумматор, состоящий из п одноразрядных суммагоров, входы слагаемых которых подключены попарно к входньм шинам сукйматора, а выходы cyMjvM - к выходмы.;-:. :1инам сумматора, вход пеЕ енсса. одноразрядного сумматора младшего рззр.чда cyMiMaTopa подключен к входной шине переноса, отличагащ и и с я тем, , с целью улучшения диагностицируемости сумматора, в него введены элементы И, ИЛИ, ИЛИНЕ,выходы переносов одноразрядных , сумматоров подключены к первым вхотдам элементов И переноса, вторые входы которых подключены к дополнитет.1ьной входной шине, а их выводы подключены к первым входам элементов ИЛИ переносы, выходы которых соединены с выходами переносов одноразрядных сумматоров последующих разрядов, вторые входы элементов ИЛИ переноса, за исключением элемента ИЛИ переноса старшего разряда, подключены к выходу первого элемента И, первый вход которого соединен со входом переноса младшегб разряда сумматора, а второй - с выходом элемента НЕ, вход которого соединен с дополнительной входной шиной, ко второму входу элемента ИЛИ переноса старшего разряда сумматора, подключен выход второго элемента И, один вход которого подключен к выходу элемента НЕ, а другой - к выходу элемента ИЛИ, первый вход которого подключен К выходу третьего элемента И входы котоporo подключены к выходам переносов всех одноразрядных сумматоров, второй вход элемента ИЛИ подключен к выходу элемента НЕ-ИЛИ,входы которого также соединены с выходами переносов всех одноразрядных сумматоров. Источники информации, принятые во внимание при экспертизе

0

Кхади сла..