Параллельный комбинационный сумматор Советский патент 1983 года по МПК G06F7/50 G06F11/16 

Изобретение относится к цифровой вычислительной технике и ножет применяться в вычислительных, специализированных и управляющих устройствах, в частности в арифметических устройствах различного назначения.

Известен параллельный комбинационный сумматор, содержащий триггеры, схему И переноса, схему И нечетности, входные элементы И, ИЛИ, схему несовпадения, схему свертки, схему И фиксации комбинаций, выходной элемент ИЛИ 1. .

Недостатком устройства является плохая диагностируемость, выражающаяся в большом числе входных наборов, необходимых для полной диагностики Ъумматора.

Наиболее близким к предлагаемому по технической сущности является параллельный комбинационный сумматор, содержащий п одноразрядных сумматоров, элементы И и ИЛИ в каждом разряде сумматора, четыре элемента И, элемент ИЛИ и элемент ИЛИ-НЕ 2.

Недостатком устройства является неполнота проверки всего параллельного комбинационного сумматора. При .проверке не проверяются цепи переноса между-разрядами сумматора.

Цель изобретения - увеличение полноты контроля сумматора.

Поставленная цель достигается тем, что в параллельный комбинационный сумматор, содержавдий п одноразрядных сумматоров , первый элемент И и первый элемент ИЛИ в каждом разряде сумматора, второй и третий элементы И, второй элемент ИЛИ, первый элемент НЕ, элемент ИЛИ-НЕ, причем первый и второй входы п одноразрядных сумматоров подключены , к выходным шинам сумматора, вход переноса одноразрядного сумматора младшего разряда подключен к входной шине переноса, выходы переносов одноразрядных сумматоров соединены с первь№1и входами первых элементов И соответствукяцих разрядов сумматора, выходы которых соединены с первыми входами первых элементов ИЛИ, выходы которых связаны с входами переноса соответствующих одноразрядных сумматоров всех разрядов, кроме старшего, первые входы первых элементов И всех разрядов соединены с соответствую-, щими входами третьего элемента И и элемента ИЛИ-НЕ, выходы третьего . элемента И и элемента- ИЛИ-НЕ подключены соответственно к первому Ti вто рому входам второго элемента ИЛИ, выход которого соединен с первым входом второго элемента И, второй вход -которого связан с выходом первого элемента НЕ, вход которого соединен с вторым входом первого элемента И старшего разряда, введены второй и третий элементы НЕ, четвертый элемент И и третий элемент ИЛИ, причем входы второго и третьего элементов НЕ подключены соответствен но к первому и второму входам одноразрядного сумматора младшего разряда, выхода второго и третьего элемен тов НЕ соединены с первым и вторым входами четвертого элемента И соответственно, третий вход которого свя зан с входом переноса одноразрядного сумматора младшего разряда и первым входом третьего, элемента ИЛИ, выход которого соединен с вторыми входами первых элементов И всех разрядов, кроме старшего, второй вход третьего элемента ИЛИ подключен к управляющем входу сумматора и входу первого элемента НЕ, выход четвертого элемента И соединен с вторым входом первого элемента ИЛИ младшего разряда сумматора. На чертеже приведена структурная схема параллельного комбинационного сумматора. Устройство содержит п одноразрядных сумматоров 1, первый элемент И 2 в -каждом разряде сумматора, вход 3 управления переносом, первый элемент ИЛИ 4 в каждом разряде сумматора, информационные входы 5 слагаемых, вход б переноса, первый элемент НЕ 7 второй элемент И 8, второй элемент . ИЛИ 9, третий элемент И 10, элемент ИЛИ-НЕ 11, выход 12 обнаружения ошиб ки, выход 13 сумм, третий элемент или 14,второй и третий элементы НЕ 1 и 16, четвертый элемент И 17, Вход 6 переноса соединен с входом переноса младшего разряда сумматора 1, а также с первым входом третьего элемента ИЛИ 14 и с одним из входов четвертого элемента И 17, к двум другим входам которого через второй и третий элементы НЕ 15 и 16 подключены входы слагаемых одного из -разря дов сумматора. Управляющий вход 3 со единен с вторым входом третьего элемента ИЛИ 14, вторым входом первого элемента И 2 старшего разряда и первого элемента НЕ 7,.выход кото рогб соединен с вторым входом второго элемента И 8. Выходы третьего элемента И 10 и элемента ИЛИ-НЕ 11 соединены соответственно с первым и вторым входами второго.элемента ИЛИ 9, выход которой соединен с первым входом второго элемента И 8, выход которого соединен с вторым входом первого элемента ИЛИ 4 старшего разряда. Выход первого элемента ИЛИ 4 старшего раз ряда является выходом сумматора. Устройство работает следующим образом. Для полной проверки предлагаемого сумматора необходимо подавать на входы 2- входных наборов (два информационных входа и один вход переноса младшего разряда}. Коды входных наборов и результаты суммирования представлены в таблице. Примечание; Xf,V - слагаемые i-го разряда; Р, перенос и сумма 1-го сумма. тора; - перенос в последующий разряд ( + 1) -го сумматора. Из таблицы следует, что при входных наборах №0, 1, 2, 5, 6, 7 связи переноса между сумматорами разрывать не требуется, так как в этом случае коды Р и совпадают, а вьнаборах 3 и 4 значения Р и проти воположны. Поэтому для набора № 3 требуется запретить формирование переноса в последующих разрядах, а для набора № 4 - .ввести перенос во всех разрядах сумматора. В предлагаемом сумматоре при подаче на шину 3 логического О и поступлении входного набора 3 на выходе элемента ИЛИ 14 формируется О, который запрещает прохождение переноса во все.тпоследующие разряды сумматора, а. при входном наборе 4 (вход переноса младшего разряда равер 1, входы слагаемых соответствуют логическим О) на выходе элемента И появляется 1, которая формирует сигнал переноса во всех послёдуквдих разрядах сумматора. В результате введения элементов ИЛИ 14, НЕ 15 и 16, И 17 на врех входах переносов сумматоров формируются одни и те же коды числа в соответствии с номером входного набора. Проверка всего комбинационного сумматора происходит при подаче на вход 3 логического О и поочередной подаче на его.информационные входы всех кодов наборов. При этом элементы И 10 и ИЛИ-НЕ 11 фиксируют равенство выходных значений переносов все одноразрядных сумматоров. Если переносы должны быть равны О, то на выходе элемента И 10 имеется О, а на выходе элемента ИЛИ-НЕ 11-- 1., Эта единица через элементы ИЛИ 9,И 8 и ИЛИ 4 появляется на выходе 12 сумматора. В случае,если на одном или нескольких выходах переносов суммато ров сигнал не равен О, то на выход 12 сумматора появляется О. Таким образом,устанавливается ошибка в формировании переносов. Аналогично, если на всех выходах одноразрядных сумматоров должна быть логическая 1, на выходе элемента ИЛИ-НЕ 11 присутствует О , а на выходе элемента И 10 - сигнал 1 , который тоже появляется на выходе 12. Если, имеет место ошибка в каких-то разря,дах, то на выходе элемента И 10, .а следовательно, и на выходе 12, находится логический О. Таким образом, обнаруживается ошибка. Ошибки при формировании сумм обнаруживаются на выходах 13 сумм одноразрядных суммадоров, ,3 Итак, в результате подачи 2 вход ных наборов обнаруживаются все ошибк при формировании переноса в одноразрядных комбинационных сумматорах, & межсумматорных цепях переноса и при формирс вании сумм в одноразрядных су маторах. Таким образом, если принять, что для построения одного -разряда сумматора требуется 8 элементов типа И, ИЛИ, НЕ, то при введении дополнитель ных элементов сложность всег.д сумматора увеличивается при длине суммато ра,равного одному байту,на 3,4%,а пр количестве разрядов в 2 байта - на 1,8%.При этом повышается достоверюстъ обработки информации за счет рбнаружения отказов и исключения работы такого сумматора в случае наличия отказов.количество входных набо.ров остается прежним. Формула изобретения Параллельный комбинационный сумма тор, содержащий п одноразрядных сумм торов, первый элемент И и первый элемент ИЛИ в каждом разряде сумматора, второй и третий элементы И, второй элемент ИЛИ, первый элемент НЕ, элемент ИЛИ-НЕ, причем первый и второй входы п одноразрядньах сумматоров подключены к выходным шинам сумматора, вход переноса одноразрядного сумматора младшего.разряда подключен к входной шине переноса, выходы переносов одноразрядных сумматоров соединены с первыми .входами первых элементов И соответствующих разрядов сумматора, выходы которых соединены с первыми входами первых элементов ИЛИ, выходы которых связаны с входами переноса соответствующих одноразрядных (Сумматоров всех разрядов, кроме старшего, первые входы первых элементов И всех разрядов соединены с соответствующими входами третьего элемента И и элемента ИЛИ-НЕ, выходы третьего элемента И и элемента ИЛИ-НЕ подключенысоотвёттвенно к первому и второму входам второго элемента ИЛИ, выход которого соединен с первым входом второго элеiieHTa И, второй вход которого связан с выходом первого элемента НЕ, вход которого соединен с вторым входом первого элемента И старшего разряда, отличающийся тем, что, с целью увеличения полноты контроля, в устройство введены второй и третий элементы НЕ, четвертый элемент И и третий элемент ИЛИ, причем входы второго и третьего элементов НЕ подключены соответственно к первому и второму входам одноразрядного сумматора младшего разряда, выходы второго и третьего элементов НЕ соединены с первым и вторым входами четвертого элемента И соответственно, третий вход которого связан с входом переноса одноразрядного сумматора М11адшего разряда и первым входом третьего элемента ИЛИ, выход третьего элемента ИЛИ соединен с вторыми входами первых ;элементов И всех разрядов, кроме старшего, второй вход третьего элемента ИЛИ подключен к управляющему входу сумматора и входу первого элемента НЕ, выход четвертого элемента И соединен с вторым входом первого элегмента ИЛИ младшего разряда сумматора. Источники информации, принятые во внимание при экспертизе. 1.Авторское свидетельство СССР №354413, кл. G Об F 7/50, 1970. 2.Авторское свидетельство СССР 696477, кл, G 06 F 7/50, 1979.