Устройство для приема адресной комбинации Советский патент 1980 года по МПК H04Q3/04 

1

Изобретение относится к технике связи и может использоваться в аппаратуре селективного вызова.

Известно устройство для приема адресной комбинации, содержащее преобразователь сигнала, последовательно соединенные опорный генератор и делитель частоты, а также дешифратор, выход которого подключен к первому входу блока сравнения 1.

Однако известное устройство для приемка адресной комбинации обладает низкой помехоустойчивостью. .

Цель изобретения - повышение помехоустойчивости.

Для этого в устройство для приема адресной комбинации, содержащее преобразователь сигнала, последовательно соеди-. ненные генератор и делитель частоты, а также дешифратор, выход которого подключен к первому входу блока сравнения, введены формирователь импульса, два бистабильных элемента, инвертор и элемент Шеффера, при этом выход преобразователя сигнала подключен к первому входу формирователя импульса, первый и второй выходы которого через соответствующие бистабильг

ные элементы подключень ко входам элемента Шеффера, выход которого подключен к другому входу делителя частоты. Первый выход которого подключен ко входу дешифратора, а второй выход подключен ко второму входу формирователя импульса и ко входу инвертора, выход которого подключен к другим входам бистабильных элементов, причем соответствующий выход формирователя импульса подключен ко второму входу блока сравнения.

На чертеже приведена блок-схема устройства.

Блок-схема устройства для приема адресной комбинации содержит преобразователь 1 сигнала, опорный генератор 2, делитель 3 частоты, дешифратор 4, блок 5 сравнения, формирователь 6 импульса, два бистабильных элемента 7 и 8, инвертор 9 и элемент Шеффера 10.

Устройство работает следующим образом.

С выхода канала связи частотно-модулированные сигналы (частота заполнения единичных посылок f|, нулевых f;) поступают на вход преобразователя 1 сигнала.

С выхода преобразователя 1 сигналы в виде последовательностей «1 и «О поступают на информационный вход формирователя б импульса, основным э тементом, которого является, например, триггер Dt-типа.

Импульсы, поступающие на информационный вход формирователя б, записываются в него только после ухода положительного тактового импульса. Следовательно, максимально возможная задержка продвижения информации, вызванная введением формирователя б импульса, равна периоду тактовых импульсов.

Для уменьшения времени задержки частота тактовых импульсов в устройстве выбирается максимально возможной (равной, например, частоте опорного генератора 2).

Таким образом, с помощью формирователя б импульса происходит восстановление искаженных фронтов исходных импульсов и обеспечивается их привязка к фронтам тактовыхимпульсов.

С первого выхода формирователя 6 импульсы поступают на первый вход блока 5 сравнения, на другой вход которого подается импульсная последовательность с дешифратора 4, соответствуюшая адресу данного устройства. Тактовые импульсы для регистра дешифратора 4 формируются делителем 3 частоты.

Работа блока 5 сравнения и дешифратора 4 идентична работе аналогичных узлов известного устройства.

Для поддержания временных соотношений между передатчиком и приемником применяется синхронный способ. Устойчивость синхронизации в условиях флуктуации обеспечивают бистабильные элементы 7, 8, инвертор 9 и элемент Шеффёра 10.

В качестве бистабильных элементов 7, 8 могут быть применены, например, RS-триггеры с инверсными входами.

Смена состряний на выводе формирователя б импульса возможна только в момент ухода положительных тактовых импульсов, т. е. в последующий момент времени после записи в него информации уровень выходных импульсов будет нулевым. Для устранения состояния неопределенности на выходах бистабильных элементов 7, 8 необходимо исключить одновременное появление «О на обоих входах бистабильных элементов 7, 8. Это достигается с помощью инвертора 9, обеспечиваю1цего единичное состояние на установочных входах бистабильных элементов 7, 8 при смене информации на их информационных входах.

Сигналы с выхода преобразователя 1 подаются на информационный вход формирователя б импульса и тактовым импульсом, поступающим с дополнительного выхода делителя 3 частоты, переписываются на выход, формирователя 6 импульса. Эти же

сигналы соответственно будут и на информационных входах бистабильных элементов 7, 8.

На установочные входы бистабильных элементов 7, 8 подаются инвертированные инвертором 9 тактовые импульсы и обеспечивают наличие «I на установочных входах бистабильных элементов 7, 8 в моменты смены уровней на их информационных входах.

С приходом «О посылки на информационные входы бистабильных элементов 7, 8 на выходе второго бистабильного элемента 8 установится «1 состояние, а на выходе первого бистабильного элемента останется предыдущее состояние, так как бистабильный элемент 7 или 8 сохраняет свое состояние до прихода «О на его установочный вход.

Таким образом, в течение времени, равного длительности тактовых импульсов, на выходах обоих бистабильных элементов 7, 8 будет «1, а на выходе элемента Шеффера 10 - «О.

Аналогичная картина наблюдается по

окончании «1 посылки, когда на выходе элемента Шеффера 10 также формируется импульс синхронизации. Отличие состоит лишь в том, что хранение информации происходит в этом случае вторым бистабильным

элементом 8.

1

Импульсы синхронизации с выхода элемента Шеффера 10 поступают на синхронизирующий вход делителя 3 частоты и устанавливают его в исходное состояние. Таким

образом производится подстройка фазы тактовых импульсов регистра дешифратора 4 при приеме адресной комбинации.

Использование предложенного устройст-, ва повышает помехоустойчивость приема адресных комбинаций в 1,5-1,7 раза.

Формула изобретения

Устройство для приема адресной комбинации, содержащее преобразователь сигнала, последовательно соединенные опорный генератор и делитель частоты, а также дешифратор, выход которого подключен к первому входу блока сравнения, отличающееся 0 тем, что, с целью повышения помехоустойчивости, введены формирователь импульса, два бистабильных элемента, инвертор и элемент Шеффера, при этом вйход преобразователя сигнала подключен к первому входу формирователя импульса, первый и второй выходы которого через соответствующие бистабильные элементы подключены ко входам элемента Шеффера, выход которого подключен к другому входу делителя частоты, первый выход которого подключен ко входу дешифратора, а второй выход подключен ко второму входу формирователя импульса и ко входу инвертора, выход которого подключен к другим входам бистабильных элементов, причем соответствующий выход формирователя импульса подключен ко второму входу блока сравнения.

Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР J № 640456, кл. Н 04 Q 5/00, 1976 (прототип).