Интегратор Советский патент 1980 года по МПК G06G7/18 

1

Изобретение отн- -сится к обла.сти автоматического управления и вычислительной техни1 и и может найти применение в различных информационных системах.

Известен интегратор, содержащий интегрирующие блоки, сумматЪр, блок управления, пороговое устройство, ключи, управляющие входы которых подключены к выходу блока управления, интегрирующий усилитель в цепь обратной связи которого последовательно с конденсатором включен ключ, дифференциальный усилитель, выход которого через ключ соединен с входом первого интегриру щего блока,выходом подключенного к одному входу сумматора, другой вход которого подключен к пороговому устройству, соединенному с входом блока управления, при этом выходы блока управления подключены к входу интегрирующего усилителя и к управляющему входу второго интегрирующего блока, другой вход которого соединен с источником входного сигнала 1.

Известный интегратор . .сложен и имеет недостаточную точность интегрирования.

Известен интегратор, содержащий интегрирующие усилители, первые входы которых соединены с источником входного сигнала, а вМхбдачерез переключатель, управляющий вход которого соединен с выходом датчика временных интервалов, подключены к выходу интегратора, ключи, управляющие входы которых подключены к датчику временных интервалов, и блок сравнения, входы которого подключены к выходам ии тегрирующих усилителей , а выходы через к.гаочи -IK вторым входам интегрирующих усилителей 2.Этот интегратор имеет недоста:точную очность интегрирования.

Наиболее близким по технической сущности к предложенному является

интегрирующее устройство, содержащее интегратор о обну.пением, подключенный к первому входу сумматора, запоминающий блок и генератор тактовых импульсов, причем выход

сумматора подключен к входу запоминающего блока, выход которого соединен с вторым входом сумматора, а управляющий вход запоминающего блока соединен с генератором тактовых импульсов, соединенным через

элемент задержки с входом сброса интегратора с обнулзнием 3. ОднаKiD использование линейного интегратора не позволяет обеспечить необходимой точности интегрироваFfHH во всех режимах работы.

Целью изобретения является по.вышение точности интегрирования Это достигается тем, что, в интегратор, содержащий первый запоминающий блок, выход которого подключен к первому входу первого сумматора, второй запоминающий блок, подключенный к выходу первого сумматора, генератор тактовых импульсов, вход которого подключен - к/входу интегратора и к входу первого запоминающего блока, и ключи, введены третий запоминающий блок, второй сумматор, два элемента И и триггер, причём вход третьего запоминающего блока подключен к выходу первого суммат&ра, выходы второго и третьего запоминающих блоков через перВый и второй ключи соответственно соединены с входами второго сумматора,выход которого является выходом интегратора и подключен к второму входу первого сумматора, выход генератора тактовых импульсов подключен к управляющему входу первого запоминающего блока, к первьам входам первого и второго элементов И и к входу триггера, выходы которого соединены с вторыми входами элементов и с управляющими .: вхбДами ключей, выходы первого и второго элементов И подключены соответствён о к управляющим входам второго и третьего запоминающих блоков . ,

На фигЛ представлена структурная блок-схема интегратора; на фиг.2 даны временные диаграммы работы йнте грат бра .

Интегратор содержит запоминающие блоки 1-3, сумматоры 4 и 5, ключи 6 и 7, генератор 8 тактовых ийпульсов, триггер 9 и элементы- И 10 и 11.

Интегратор работает следующим образом.- . . .. ,. ,

Входное воздействие 11, (t) квантуется по времени на запоминающем блоке 1. Затем сигнал U, (nt) запоминаетсй попеременно, и соответствии с разрешающими импульсами элементов И 10 и 11.на запоминающих блоках 2 и 3. Запоминающие блоки 2 и.З, а также ключи 6 и 7 работают в соответствии с диаграммами фиг.2. Таким образом, в момент запоминания на один И запоминающих блоков приходит просуммированный сигнал и е,)( (пТ) tx. Следовательно, запоминающие блоки 2 и 3 попеременно помнят задержанную на два периода квантования сумci а:мш1итуд входного воздействия. На сумматоре 5 происходит .повременное сложение этих сумм, в результате чего вь ходной сигнал имеет вид

728135

f () Т , а это конечная

ciMMa входного воздействия. При достаточно малых Т

. fujKi),,a) ,

г

где С - постоянная интегрирования.

Нетрудно видеть, что ) Abina t

п сигнал 2 и (пТ) через время

1

° - °.12,3, рав-ен

нулю, следовательно, С зависит только от момента синхронизациитактовых импульсов f с входным сигналом Up (t) . Поэтому, если синхронизировать тактовый импульс с экстремальным значением и (t), то С тождественно равно нулю. Кроме того, данный интегратор принципиально : озможно выполнИгь без применения УПТ, что также повышает точность интегрирования.

Лабораторные испьатания показали высокук) точность интегрирования (0,004%) и практически полное отсутствие дрейфа выходного сигнала. Высокая точность интегрирования объясняется тем, что интеграл заменен в данном устройстве конечной суммой. Это позвсхляет избежать применения ДЕ||ейфующих УПТ, повысить чувствительность интегратора. Связь входного сигнала с генератором тактовых ймйульсов позволяет еще более снизить дрейфы выходного сигнала.

Формула изобретения

Интегратор, содержащий первый запоминающий блок, выход которого подключен к первому входу первого сумматора, второй запоминающий блок, подключенный к выходу первого сумматора, генератор тактовых импульсов, вход которого подключен к входу интегратора и к входу первого запоминающего блока и ключи, 5 отлйчающийс.я тем, что, с целью повышения точности интегрирования, в него введены третий запоминающий блок, второй сумматор, . два элемента И и триггер, причем . вход третьего запоминающего блока подключен к выходу первого сумматора, выходы второго и третьего запоминающих блоков через первый и второй ключи соответственно соединены с входами второго сумматора, , выход которого является выходом интегратора и подключен к второму входу первого сумматора, выХод генератора тактовых импульсов подключен к управляющему входу первого запоминающего блока, к первым входам первого и второго элементов И и к входу триггера, выходы которого соединены с вторыми входами элементов И и с управляющими входами ключей, выходы первого и второго элементов И подключены соответственно к управляющим входам второго и третьего запоминающих блоков.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР №489120, кл. G 06 G 7/18, 1974.

2,Авторское свидетельство СССР № 498725, кл. G 06 G 7/l8, 1974.

3.Авторское свидетельство СССР №556655, кл. G 06 G 7/lB, ,1977 - прототип.