Устройство для кодирования и декодирования последовательного кода с коррекцией одиночных ошибок Советский патент 1980 года по МПК G06F11/08 H03M13/51 

маемый код в код или О, триггер со счетным входом для образования контрольного кода выдаваемой информации и для контроля принимаемой инфйрмации, сче чик разрядов числа, счетчик и дешифратор количества ошибок, регистр хранения номера искаженного разряда и дешифратор этого номера 2. Основным недостатком этого устройст ва является пониженная достоверность преобразования параллельного кода в последовательный при выдаче информации и соответственно последовательного кода в параллельный при приеме информацииз об условленная применением сдвигового регистра, надежность функционирования кото рого в каждом такте связи зависит от ис правности срабатывания практически каж дого его элемента. Недостаточная дост,о верность передачи информации в данном устройстве определяется также тем, что при приеме сообщения данные в триггер контроля на четность ответвляются со входа сдвигового регистра, при этом правильное срабатывание контроля является всего лишь необходимым, но недостаточным условием для безошибочной установки принятого кода на трштерах сдвигового регистра. Недостатки данного устройства, заключаются также в невозможности диагностирования неисправного узла, разрушении информации в регистре после выдачи слова, обусловленное спецификой работы сдвигового регистра, что, в свою очередь, ис штючает возможность оперативного повторения передачи слова, искаженного много кратной ошибкой. Наконец, использование для перекодировки двоичного кода в корреляционный парафазный код специального шифратора является неоправданным,- так как при наличии триггеров эта процедура может быть выполнена за счет одновременного считывания состояния триггера с его единичного и нулевого выходов. Цель изобретения - повышение досто- вёрнсюти. Указанная цель достигается тем что в устройство для кодирования и декодирования последовательного кода с коррекцией одиночных ошибок, содержащее регистр, триггер проверки на четность, вход ной дешифратор, счетчик количества ошибок, дешифратор количества ошибок, счетчик разрядов числа, дешифратор номера разряда числа и регистр хранения номера искаженного разряда, причем первый выХОД входного дешифратора соединен со входом счетчика количества ошибок, выход которого соединен с первым входом дешифратора количества ошибок, выход счетчика разрядов числа соединен с первым входом регистра хранения номера искаженного разряда, входы входного дешифратора являются информационными входами устройства, введены блок сравнения, входной и выходной коммутаторы, причем первый ;г второй выходы выходного коммутатора являются выходами устройства, первый выход выходного коммутатора соединен с первым входом блока сравнения, выход которого соединен со счетным входом триггера проверки на четность, первый выход триггера проверки на четность соединен с первым входом выходного коммутатора и ср вторым входом дешифрато ра количества ошибок, выход которого соедршен с первыми входами входного коммутатора и дешифратора номера разряда числа, первый и второй выходы входного коммутатора соединены соответственно со вторым входом блока сравнения и с первым входом регистра, выход которого соединен с информационным входом выходного коммутатора, второй выход триггера проверки на четность соединен со вторым входом выходного коммутатора, первый, второй и третий выходы- дешифратора номера разряда числа соединены соответственно с гротьим входом дешифратора количества ошибок, со вторым входом входного коммутатора, с третьим, входом выходного коммутатора, кроме того, первый выход дешифратора номера разряда числа соединен с третьим входом блока сравнения, первь«й и BTOpoii выходы входного дешифратора соединены соответственно со вторым входом регистра хранения номера, искаженного разряда и с третьим входом входного коммутатора, выход регистра хранения номера исках-енного разряда соединен со вторым входом дешифратора номера разряда числа, третий и четвертый входы которого соединены соответственно с выходом счетчика разрядов числа и с управляющим входом устройства. На чертеже приведена структурная схе а предлагаемого устройства. Устройство содержит регистр 1, триг ер 2 проверки на четность, входной дешифатор. 3, счетчик 4 количества ошибок. ешифратОр 5 количества ошибок,счетчик разрядов числа, дешифратор 7 номера азряда числа, регистр 8 хранения номера скаженного разряда, входной коммутатор 9, .выходной KOMMyfarop 10, блок 11 сравнения, шину 12 Передача и передающую 13 и приемную 14. двухпроводные пинии связи. Входы входного дешифратора 3 соединены с приемной линией связи 14, его первый выход Соединен со вторым входом регистра 8 хранения номера искаженного разряда, у которого первый вход соединен с выходом счетчика 6 разрядов числа, и входом счетчика 4 количества ошибок, выход которого соединен с первым входом де шифратора 5 количества ошибок. Первый вход дешифратора 7 номера разряда числа соединен с выходом дешифратора 5 количества ошибок, к которому также подключен первый вход входного коммутатора 9, его второй вход - с выходом регистра 8 хранения номера искаженного разряда, третий вход - с выходо счетчика 6 разрядов числа и четвертый вход - с управляющим входом шины 12 Передача. Второй вход входного коммутатора 9 поразрядно соединен с шинами первого вы хода дешифратора 7 номера разряда числа, его третий вход - со вторым выходам входного дешифратора 3, а второй выход поразрядно - с единичными входами триггеров регистра 1, Первый и второй входы выходного ком мутатора 10 соединены соответственно с единичным и нулевым выходами триггера 2 проверки на четность, а первый и второй выходы с передающей линией 13 связи. Третий вход выходного коммутатора 10 поразрядно соединен с шинами второго выхода дешифратора 7 номера разряда числа, его информационный вход также поразрядно соединен единичными выходам триггеров регистра i. Первый вход блока 11 сравнения соединен с первым выходом выходного комм татора 10, второй вход со вторым выходом входного коммутатора 9, третий вход с пер .- .- вым выходом дешифратора 7 номера разряда числа, к которому также подключен третий вход дешифратора 5 количества ошибок. Выход блока 11 сравнения соединен со счетным входом триггера 2 проверки на четность. единичный выход которого также соединен „ со вторым входом дешифратора 5 количества ошибок. Устройство работает следующим образом. 7 76 При выдаче информации на регистре 1 устанавливается код передаваемого сообщения. При этом поразрядно на информационном входе выходного коммутатора 10 с единичных и нулевых плеч триггеров регистра 1 в соответствии с заданным кодом устанавливаются открывающие и закрывающие потенциалы. Если триггер i -го разряда в регистре 1 находится в единичном состоянии, то по этому разряду на второй и третий входы выходного коммутатора 10 поступают соответственно открывающий и закрывающий потенциалы, если триггер находится в нулевом состоянии, то по этому разряду удерживаются соответственно закрывающий и от крываюший потенциалы. Перед началом выдачи информации на счетчике 6 разрядов числа устанавливается код П , соответствующий количеству информационных разрядов в передаваемом сообщении. Далее на управляющий вход дешифратора 7 номера разряда числа по шине 12 Передача поступает первый тактируюший сигнал. В соответствии с расшифрованным состоянием счетчика 6 дешифратор 7 вырабатывает на третьем выходе сигнал, который, поступая на третий вход выходного коммутатора 10, опрашивает состояние триггера первого разряда регистра 1, При этом, если этот триггер находится в нулевом состоянии, то на первый и второй выходы выходного коммутатора Ю выдается код 1, если триггер находится в состоянии I, то на этих же выходах появляется код Ю . Далее выработанная кодовая посылка поступает в передающую линию свяаи 13. Аналогичным -образом срабатывают последующие тактирующие сигналы, поступающие по шине 12 Передача. Каждый из этих сигналов вычитает едшщу из состояния счетчика 6 разрядов числа (эта цепь на схеме не показана), в результате чего дешифратор 7 на своем втором выходе вырабатывает сигналы, последовательно оп- рашивающие состояние триггеров регистра 1 от первого до последнего информационного разряда. Одновременно подается сигнал с первого выхода выходного коммутатора 10 на первый вход блока 11 сравнения, который при отсутствии сигналов на его втором и третьем входах (что определяется соответственно режимом выдачи информации и выдачей информационных разрядов) по каждой кодовой посылке 10 пропускает сигнал на свой выход, переключая триггер 2 в протнвололожное состояние, что, в свою очередь, определяет четность количества «единиц в переданном слове. После выдачи состояния триггеров всех Y информационных разрядов на счетчике количества разрядов устанавливается код О-ОО, при котором дешифратор 7 вырабатывает последний выдающий сигнал. Этот сигнал опрашивает состояние триггера 2, который к этому- моменту времени хранит информацию, полностью соответствующую четности количества единиц в переданном слове. Если число единиц в пере данном слове четно, то триггер 2 находится в нулевом состоянии и в последней (контрольной) посылке в передаваемую ли нию связи 13 передается код Ol. Если число единиц в слове нечетно,то триггер 2 находится в единичном состояНИИ и в контрольной посылке передается код 10. При коде О-ОО на счетчике 6 разрядов числа дешифратор 7 вырабатывает ситнал также на свой первый выход, который, поступая на третий вход блока сравнения 11 (независимо от информации, поступающей на его первый вход с выхода выходного коммутатора 1Q, т„е, даже при считывании единичного состояния триггера 2), блокирует прохождение сигналов на счетный вход триггера 2, что сохраняет его состояние, а следовательно, и результат контроля до начала выдачи следующего слова. При приеме слова в устройство в зави симости от нулевого или единичного значения информации разряда, передаваемой в данной посылке, на вход входного дешиф ратора 3 из приемной линии 14 связи последовательно поступают кодовые посылки 01 или Ю. Дешифратор 3 преобра зует эти посылки в двоичный код. Причем если на вход дешифратора 3 поступает код 10, то на его второй выход выдается сигнал, который далее поступает на третий вход входного коммутатора 9, еели же не поступает код 01, то на выход дешифратора 3 сигнал не выдается. Управление установкой принимаемой информации, также как и при выдаче информации осуществляется дешифратором 7 номера разряда, который расшифровывает состояние счетчика 6, ведущего подсчет количества принятых разрядов числа. Перед началом приема очередного слова регистр 1 и триггер 2 проверки на четность устанавливаются в О, а на счетчике 6 количества разрядов числа устанавливается код n + l, который на единицу превышает код, устанавливаемый на этом счетчике в режиме выдачи информации. При приеме по каждому тактирующему сигналу, поступающему по шине 12 Передача , дешифратор 7 в зависимости от состояния счетчика 6 вырабатывает на шины своего первого выхода сигналы, которые поразрядно поступают на первый ВХОД входного коммутатора 9. Этот блок в соответствии с номером разряда числа разрешает прохождение сигнала со второго выхода входного дешифратора 3 на один из своих выходов. Если с выхода входного де- ш{4ратора 3 поступил сигнал, чтосоответст вует приему кода 10, товмомент тактирования со второго выхода входного коммутатора 9 на единичный вход регистра 1, соответствующий номеру разряда числа, подается сигнал, который переключает этот триггер в единичное состояние. Если же со второго выхода дешифрачора 3 сигнал не выдается, что соответствует приему кода 01, то на выход входного коммутатора 9 сигнал также не выдается, в результате чего триггер регистра 1 в соответствующем разряде остается в нулевом состоянии. Одновременно с управлением установкой принимаемой информации дешифратор 7 номера разряда числа вырабатывает сигналы по третьему выходу, что обеспечивает последовательное считывание на контроль состояния триггеров регистра 1, которое осуществляется непосредственно после установки на них принятого кода. При этом возбуждение шин на втором выходе дешифратора 7, ввиду сдвша исходного кода на счетчике разрядов числа 6, происходит с отставанием на единицу относительно возбуждения шин на третьем выходе этого дешифратора. Так при коде П +1 на счетчике б на третьем выходе дешифратора 7 возбуждается первая шина, что обеспечивает соответствующую установку триггера первого разряда регистра 1, а на втором выходе дешифратора 7 вообще не возбуждается ни одна шина. При коде и на счетчике 6 на третьем вьосоде дешифратора 7 возбуждается вторая шина, а на втором выходе первая, что соответственно обеспечивает прием информации во второй разряд регистра 1 и опрос состояния триггера первого разряда регистра 1, в которое он был установлен в предыдущем такте связи, В случае единичного состояния триггера первого разряда в момент опроса на первый выход

выходного коммутатора 10 выдается сигнал, который блоком сравнения 11 пропускается на счетный вход триггера 2, что обеспечивает контроль на четность принимаемой информации.

После приема, последнего ( ц-го) информационного разряда на счетчике 6 количества разрядов устанавливается код 1, при этом в регистре 1 принимает код всех П информационных разрядов ело-ю янию ва, а в триггер 2 контроля на четность передается состояние всех триггеров регистра 1, кроме последнего (п-го). В последней (П+1)-ой посылке в устройство поступает код контрольного разряда переданного слова. Код 1, находящийся в этот момент на счетчике 6, возбуждает на третьем выходе дешифратора 7 (И + 1)-ю шину, а на втором выходе - и -ую шину. Входной коммутатор 9 разрешает прохождение принимаемого сигнала на свой первый выход, откуда он далее поступает на второй вход блок.а 11 сравнения, Одновре- менное возбуждение И -ой шины на втором выходе дешифратора 7 опрашивает вы ходной коммутатор 10, считывая на первый вход блока 11 сравнения состояние триггера последнего (Ц-го) разряда регистра 1. При этом на счетный вход три гера 2 блок 11 сравнения пропускает си нал только в том случае, если принимаемый код контрольного разряда слова и состояние триггера последнего разряда регистра 1 неравнозначны, что не наруша ет правильность механизма определения четности количества единиц в переданном слове. Действительно, если после просчета состояния триггера (И-1)-го разряда, триггер 2 находится в нулевом состоянии, то это означает, что в ( И-)-ых разрядах числа было четное количество единиц. При этом, если триггер VI-го разряда находится в нулевом состоянии, то в последней (контрольной) посылке в устройство должен поступить код О. В этом случае ни на первый, ни на второй входы блока 11 сравнения сигналы не поступают, соответственно триггер 2 остается в прежнем состоянии. Если в П -ом разряде имеет место единица, то в (11+1)-ой (контрольной) п сылке должен поступить код I. При этом на первый и второй входы блока 11 сравнения одновременно поступают сигна лы с первого выхода выходного коммута тора 10 и с первого выхода входного коммутатора 9, что также препятствует

прохождению сигнала на выход этого блока, сохраняя прежнее состояние триггера 2.

Если после просчета состояния триггера ( H-l)-го разряда триггера 2 находит ся в единичном состоянии, что свидетельствует о нечетном количестве един1щ в (П-1)-ых разрядах, то код контрольной посылки должен быть неравнозначен состотриггера К1-го разряда. Если в разряде имеет место нулевое состояние, то в контрольной посылке должен поступить код 1, если в И-ом разряде имеет место ед1шичное состояние. То в контрольной посылке должен поступить код О, В этих случаях сигнал со входа блока 11 неравнозначности проходит на его выход и далее поступает на счетный вход триггера 2, переключая его в нулевое состояние, После приема контрольной посылки на счетчике разрядов числа 6 устанавливается код О-ОО, при котором вырабатываетя сигнал коррекции возможной ошибки. Если в процессе приема слова на входой дешифратор 3 из 14 связи поступает код ОО или 11, то на его ервый выход выдается сигнал ошибки, который переписывает соответствующее номеру сбившегося разряда числа состояние счетчика 6 количества разрядов в реистр 8 хранения номера искаженного разряда одновременно запоминается в счетчике 4 колиества ошибок, при этом на второй выход входного дешифратора 3 сигнал не выдается. При опросе дешифратора 7 (код О-ОО) на счетчике 6 вырабатывается сигнал на его первый выход, откуда он поступает на второй вход дешифратора 5 количества ошибок, опрашивая его состояние. Если в это время на первом входе дешифратора 5 с выхода счетчика 4 удерживается код I, что соответствует обнаружению одиночной ошибки и на второй вход с единичного выхода триггера 2 проверки на четность поступает открывающий поте}щиал, что Соответствует нарушению четности количества единиц в принятом слове, то на выход дешифратора 5 с незначительной задержкой выдается сигнал, который поступает на первый вход дешифратора 7 номера разряда числа и на первый вход входного коммутатора 9. При этом дешифратор 7 расшифровывает состояние регистра 8 хранения номера искаженного разряда, возбуждая на своем втором выходе соответствующую шину, в результате чего выходной коммутатор 9 пропускает сиг117Нил со своего второго входа на ед)ши1чный вход триггера сбившегося разряда. Этот сигнал переключает триггер в единичное состояние, корректируя ошибку, возникшую при приеме. Если нарушения четности не зафиксированы или обнаружена более чем одноразовая ошибка, то работа дешифратора 5 количества ошибок полностью блокируется. При коде О-ОО на счетчике 6 одновременно с выработкой сигнала на первый выход дешифратор 7 вырабатывает сигнал на свой второй выход, который опрашивает состояние триггера 2, однако переключение триггера 2 не происходит в виду того, что сигнал с первого выхода дешифратора 7, опрашивающий дешифраторе количества ошибок, одновременно подается на вход блока 11 сравнения, запрещая про хождение сигналов на его выход. Это исключает сброс Б.О триггера 2, сохраняя в нем на момент коррекции информацию о нарушении четности. Основным техническим преимуществом предлагаемого устройства является повышенная достоверность преобразования параллельного кода в последовательный при выдаче информации и соответственно после довательного кодав параллельный при при еме информации. Повышение достоверности обеспечивается тем, что прием и выдача информации осуществляется без использования режима сдвига информации в резисторе, в результате чего из цепей регистра полностью исключены схемы переноса информации. Поэтому в предлагаемом устройстве триггеры регистра как при выдаче, так и при приеме информации работают в статическом режиме, т,е, процесс выдачи информации заключается в опросе состояния триггера, без каких-либо его переключений, прием информации состоит всего лишь в разовой установке триггера в единичное состояние, либо вообше в отсутствии какого-либо оперирования с ним (если передается О),Съем состояния осуществляется непосредственно с триггера того разряда регистра, информация которого передается. Аналогично установка принятой информации осуществляется непосредственно на триггер соответствующего разряда регистра. Повышение достоверности обеспечивается в устройстве также тем, что выдача на контроль передаваемой и принимаемой информации осущест.вляется тоже непосред ственно с триггеров регистра, при этом отсутствие нарушения четности свидетель- 77 ствует не только о неисправности передачи информации, но и о верности ее установки на триггерах регистра. Важным преимуществом предлагаемогчэ устройства является возможность глубокого диагностирования неисправности его элементов, которое обеспечивается тем, что отказы триггеров регистра или обрамляющего регистр оборудования не приводят к размножению ошибок, а вызывают всего лишь возникновение локализованной неперемещающейся неисправности, а также сохранение информации на передающем конце после выдачи слова, что позволяет оперативно повторить его выдачу в случаях, когда передача подвергается многократной ошибке. Формула изобретения Устройство для кодирования и декодирования последовательного кода с коррекцией одиночных ошибок, содержащее регистр, триггер проверки на четность, входной дешифратор, счетчик количества ошибок, дешифратор количества ошибок, счетчик разрядов числа, дешифратор номера разряда числа и регистр хранения номера искаженного разряда, причем первый выход входного дешифратора соединен со входом счетчика,количества ошибок, выход которого соединен с первым входом дешифратора количества ошибок, выход счетчика разрядов числа соединен с первым входом регистра хранения номера искаженного разряда, входы входного дешифратора являются информационными входами устройства, отличающееся тем, что, с целью повь1шения достоверности, в устройство введены блок сравнения, входной и выходной коммутаторы, причем первый и второй выходы выходного коммутатора являются выходами устройства, первый выход выходного коммутатора соединен с первым входом блока сравнения, выход которого соединен со счетным входом триггера проверки на четность, первый выход триггера проверки на четность соединен с первым входом выходного коммутатора и со вторым входом дешифратора количества ошибок, выход которого соединен с первыми входами входного коммутатора и дешифратора номера разряда числа, первый и второй выходы входного коммутатора соединены соответственно со вторым входом блока сравнения и с первым входом регистра, выход которого соединен с информационным входом выходного ком-