Изобретение относ иггся к импульсной технике и может использоваться в частотноперобразующих узлах аппаратуры времени и эталонных частот, электрогшых часов, измерительных приборов, в устройствах синхронизации систем передачи да1шых, преимущественно при наиболее высоких требованиях к стабильности фазы выходных импульсов. По осношому авт. св. № 621101 известно устройство для деления частоты импульсов с дробным коэффициентом деления, содержащее делитель частоты с переме1шым коэффициентом деления, установочаые входы которого подключены к шине ввода кода целой части коэффициента деления, а выход - к вхо ду считывания элемента сравнения кодов, первый выход которого подключен к входу считывания первого сумматора и ко входу установки нуля второго сумматора, второй выход- ко входу установки нуля первого сумма™ тора, ко входу считывания сумматора и ко входу делителя делителя частоты .С переменным коэффициентом деления,счетный вход которого соединен с входной шиной, выход первого сумматора подключен к первому входу элемента сравнения кодов и к-первому информационному входу второго сумматора, а вторые информационные входы первого и второго сумматоров подключены к шинам ввода соответственно кода числителя дробного коэффициента деления и кода разности знаменателя и числителя дробного коэффициента деления l. Недостатком описанного устройства является вызываемая дискретностью шкалы текущего времени модуляции фазы выходных импульсов. Целью дополнительного изобретения является повышение стабильности фазы выходных импульсов при одновременном снижении требований к быстродействию устройства. С этой целью в устройство для деладня частоты импульсов с дробным коэ фнцневггом деления, содержащее делитедь частоты с переменным коэфф1щиенто деления, установочные входы которого подключены к шине ввода кода целой части коэффициент Делешгя, а вых ко входу считывания элемента сравнения кодов, первый выход которого подключен ко входу считывания первого суммая-ора и ко входу установки нуля второго сумма тора, второй выход - ко входу установки Нуля первого сумматора, ко входу считывашш Второго сумматора и ко входу дели Т.ОЛЯ частоты с переменным коэф41ициентс|м деления, счетный вход которого соединен с входной шиной, выход первого сумматора подключен к первому входу элемента сравнения кодов и к первому информационному входу второго сумматора, а вторые иш}юрмационные Еходы первого .и второго сумматоров под 1слюче11ы к шинам ввода соответственно кода чкслнтеля дробного коэф41йп.иента делешш и кода разности анаменателя и числителя дробного коэф фициента депеш введен блок, квантованной аадержки, подк чеш1Ь1й к выходу делителя часготы с переменным коэ4)ф11Циецтом деления, прячем вход вюночения блока квактоБагеной задержки соединен с его выходом а гкзрвы и второй установочные ВХОДЬЕ соединены соответствешю с выходами 1шрвого i;;: вт сумматоров,. На чертеже изображена структурная электр1гаеская схема устройства, Оно содержит делнтель 1 частоть.1 с переменным коэффтщентом деления,, сумматоры 2 и 3, элемент 4 сравнеяшя кодов, входную Ш5шу 5, шину 6 ввода кода целой части коэ{| фиикента делеш-15г, шину 7 ввода кода числителя дробного коэффициента деления, шюгу 8 ввода код разности анаменателя и числителя дробн го коэфф щиента деления, блок кванто ванной задержки-, 9 , выходную шику Ю. Делитель 1 частоты имеет вход переключателя коэфф1щиента делания на единицу, соединенли-лй с входом установк нуля сумматора 2, входом счлтьшания сумматора,3 и первым выходом элемент 4 сравнения, вход подачи импульсов, со ввода целой чааги дробного коэффиидекта делбиия, соединенный с шиной 6. Второй выход элемента сравнен,ня 4 соедюген с входом считывания сумматора 2 и входом уст-ановки нуля сумматора 3, Шины 7 и 8 служат Ш1я. нодачн со(Угв.(;ггст веино кода числителя дробного козсЬфи1Швнта деления и кода разности зяаменате яя и числителя на од1ш одноименные входы сумматоров 2 и 3, однокменньге входы этих сумматоров объединены каждый с одним установочным входом блока 9 квантойаююй аадерж1си и подключены к с-тробируемому выходу друSTirx сумматора, Потешшальные вьходы сумматоров 2 и 3 соединены с соответ(Лвуюащми ин юрмадиощпэми входами элемента сравнения 4 Йн4юрмащюнный вход блока 8 квантованной задерлжк соединен с выходом делителя 1 и входом счшывания элемента 4 сравкенкяр а выход - с вь«7-одом включения этого блока и иыходной шицой 10. В сумматор 2 с шины 7 кода заносятся со -знаком ;- а в сумматор 3 с шины 8 - коды со -зтшкоы и Из сумматоров 2йЗ в элементе с|)авкеняя 4 коды принимаются баз знака. Сумматора ми. 2, 3 из другогх} суглматора, а также блоком 9 квантованной аадерл ки из сумматоров 2, 3 коды при 1имаютсй со знаком EXIIOKOM 9 квантова1ш,ой задержки реализуется «задержка, равная ашгебраической сумме коястаиты и кода ка его установочнык кодах;, ваатого с про-1гизоиоложаым знаком Кор:ст0лта необ- ходиь/sa дяя реалдаацш. аадерясвЕ GO -зка- камн и - Зле легег сравкения 4 прозеряет Еьц ОЛЕ5;еа:ие усгеовкг | Z-i | | 2 л I, где Z ,Z,; - -«iCfia, поя гекЦые COOTBeiCTBeHKo в сумматорах 2 н 3. На первом ,вьЕходе элемента сравне нкя 4 при считывании сигна,я не появляется, если указанное ус::повие вьтсяцает-ся, к поя,вляется в осталысых случаях. На втором выходе элемента срэлиення 4 при счйть Вани,и сигнал, имеет инверсное значение по сравнению с первым выходогч. {Z,|| l22 I.TO с элемента сравнецин на делитель 1 сигнап. не постукает В результате дс-литель 1 срабатывает с ЕОЭ |уфидкентом деления А, в про- тгшном случае коэ414)иц.цбнт делекин устанавливаетс.я ретинм (А4- 1), где А целая часть дробного ко.э4х1лщиеита, делеШ:Ш. Соответствен,1,ю очередной выходной нмаупьс сд.вн1ается по време,в.и в cTopoify отставаши или О11ереже}шя, -7.ак как 4,.. (ый козфсрициент детюкия чисяитель и знаг -генатель его дробной части; чаегота С1,гиа.п на входе 5 уст-ройства. 5 Если первое срабатывание пройзош- ло с коэффициентом деления (A-s-i), то вых ной нмпульс сдвигается в стороку опер ния на величшсуг К А „ ос (2 В% EaiH первое срабатывание произошл с коэ4х|«щивнтом делеакя (A-fl), то вы ной импульс сявиг&вгсз. Б сторону вания на величину: )ЧД- с л Ъ- Г .Обозначив (IbW , получим AT - -Cfb- Vr Величшгу &Q имеющую размерность времени, назовем квантом временной задерзкки. Если делитель 1 сработал с коэффициентом деления А, то на его вы ходе импульс имеет опережение на об квантов, в противном случае наблюдает ся схрставание на ( jb - о ) квантов. Элемент сравнения 4 выбирает наименьшее из чксел 2. Z -{f образуемых в сумматорах соответствен 2 и 3, и устанавливает требуексьгй коэф фишЕент деления делителя 1 ври поступ лении на его вход считывания очередного импульса с выхода делителя 1, Оцновременно по сигналу с первого или второго выходов элемента сравиеш1Я 4 происходит перепись числа Z из сумматора 3 в сумматор 2 и в блок задержки 9f если условие ( j выполняет или из сумматора 2 в сумматор 3 и в блок аадерхжи 9, если это условие не вьшолняется. Для компенсации временнык сдвигов в блок задержки 9 из сумматоров 2 и 3 числа передаются с об™ ратным знаком. Требуемая задержка а блоке задержк 9 включается камодый раз при поступлении на выход 10 очередного импульса, установленной задержкой будет вьщак на выход Ю очередной импульс. Для реализации опережения и отставания (двусторонней задержки ) блок задержк 0 9 имеет исходную задержку; or которой возможно наибольшее отклонение на VYsax - я квантов в процессе работы устройства, где Ь - знаменатель дробной части коэфф1щиеята делешхя yci ройс1ВаТребуемое значеш-te кванта задержки блока квантовой 9 зависит от параметров устройства и вьмисляе вСя по формуле (4), Например, для Т1шичного , когда требуется реализовать коэффициент дачения, задаваемый в ввде десятичной дроби при его перестройке с шагом ЛК 0,01 (т.е. fi 10О) и в1 5 МГц., из (4) получим значе5 яе кванта задерлскн: о 2 не. В этом случае блок квантованной задержки 9 должен иметь задерл иваюЕще секщш с задержками 2, 4, 8, 16, 32 и 64 не,, которые можно реализовать, нащзимер, на цепочках микросхем. В результате Ерименения блока 9 квантованной задержки методическая погрешность устройства деления оказывается полностью компенсированной, а результирующая стгабильность фазы выходных и шyльcoв зависит только от стабильности зад.ержки этого блока. Формула изобретения , Устройство для деления частоты импульсов с дробным коэффициентом деления по авт. ев NO 6211О1, о т л и ч а к щ в е с я тем, что, с целью повьшге- НИН стабильности фазы выходных импульсов при одновременном снилсешп тре- бованш к быстродействию устройства, в него введен блок квантовшшой задержи, подключенный к вг тходу делителя частоты с переменным коэффициентом деления, ричем вход вгсяючешга блока ква гтованной задержки соединен с его выходом, а ервый и второй установочные входы оединены соответственно с выходами epj3oro н второго сумматоров. Источшжи информашш, гфинятые во внимание при экспертизе 1, Авторское свидетельство СССР O 621101, кл. Н О5 К 23/ОО, 1.02.77.
I
$
W
5
i I
