Цифровой делитель частоты с дробным коэффициентом деления Советский патент 1981 года по МПК G06F7/52 

(54) ЦИФРОВОЙ ДЕЛИТЕЛЬ ЧАСТОТЫ С ДРОБНЫМ КОЭФФЩИЕНТОМ ДЕЛЕНИЯ

Изобретение относится к вычислител ной технике и может быть использовано для деления частоты импульсной последовательности в произвольное число раз. Известен цифровой делитель частотй с дробным коэффициентом деления, содержащий управляеьше делители частоты делители частоты с целочисленным постоянным коэф4япхиентом деления, счетчики импульсов, декадные делители час тоты, коммутаторы и сумматор tl3« Недостатком этого устройства является сложность его схемотехнической реализации. Наиболее близким техническим реяением к изобретению является делитет частоты с дробным коэффициентом деления, содержащий накапливающий сумматор, блок памяти основного кода и бло ввода основного кода 21. Однако для известного делителя характёрна невозможность получения произвольного дробного коэффициента деле ния делителя частоты, так как числитель его коэффициента деления должен быть равен степени числа два, что снижает функциональные возможности известного делителя частоты. Цель изобретения - расширение функциональных возможностей цифрового делителя частоты с дробным коэффициентом деления. Эта цель достигается тем, что в цифровой делитель частоты с дробным коэффициентом деления, содержащий накапливамщий сумматор, информационные входы которого соединены с соответствунхцими выходами блока ввода основного кода,первые входы которого соединетл с соответствующими выходами блока памяти основного кода, вторые входы блока ввода основного кода подключены к управляющему входу накапливающего сумматора и к входной щине, а выход переполнения накапливающего сумматора соединен с выходной шиной, дополнительно -введены синхронный тоигrep, блок ввода дополнительного кода и блок памяти дополнительного кода, ВЫХОД) которого соединены с первыми прямыми входами блока ввода дополнительного кода,вторые прямые входы которого подкл чены к тактовому входу синхронного триггера и к входной шкне, выходы бло ка ввода дополнительного кода соедине ны с соответствующими выходами блока ввода основного кода, третьи входы ко торого подключены к третьим инверсным входам блока ввода дополнительного кода и к выходу синхронного триггера а выход переполнения накапливающего сумматора соединен с информационным входом синхронного триггера. На чертеже представлена функциональная схема цифрового делителя час тоты с дробным коэффициентом деления Цифровой делитель частоты с дробным коэффициентом деления содержит Злоки 1 и 3 памяти основного кода (состоящего из коммутирую1цих ключей 2,1-2,л) и дополнительного кода (состоящего из коммутирующих ключей 4.J-4.n), блок 5 ввода основного кода (состоящий из группы элементов И 6.1-6.п), блок 7 ввода дополнительного кода (состоящий из группы элементов Запрет 8,1-8.п), накапливаю щий сумматор 9, синхронный триггер 1 (типа Oj, входную пшну 11 и выходную шину 12. При этом блоки ввода основного и дополнительного кода реализованы на элементах, допускающих объединение по выходу для реализации функции ИЛИ. Цифровой делитель частоты с дробным коэффициентом деления работает следующим рбразом. При отсутствии сигнала на выходной шине 12 синхронный триггер 10 вырабатывает сигнал разрешения для блока 7 и сигнал запрещения на блок 5. При этом появление импульса на входной ши не 11 разр ещает подачу кода из блока памяти через блок 7 на вход накапливающего сумматора 9. Накапливающий сумматор 9 осуществляет сложение кода присутствующего на его входе (кода за писанного в блоке 3) , с содержимом его памяти. По окончании импульса на входной шине 11 результат суммирования заносится в память накапливающего сумматора 9. Если при выполнении этой операции возникает переполнение накапливающего сумматора 9, то импульс переноса на выходе последнего разряда накапливающего сумматора 9, являющийся выходным сигналом цифрового делителя частоты, запоминается синхронным триггером 10 на один период (последующий после окончания импульса переноса входного сигнала делителя частоты. В последующий,после окончания импульса переноса, период входного сигнала синхронный триггер 10 запрещает передачу кода через блок 7 и разрешает передачу кода через блок 5 на вход накапливающего сумматора 9. В этом случае при наличии импульса на входной шине 11 накапливающий сумматор 9 будет осуществлять сложение кода, присутствующего на его входе (кода, записанного в блоке ) с содержимым его памяти, являющимся результатом предыдущего сложения. Коэффициент деления данного делителя будет определяться следующим выражением f бх n-k-кп ы. m где fgy - частота входной импульсной последовательности; частота выходной импульсной последовательности; код, хранящийся в блоке памяти 3; п 1 - емкость накапливающего сумматора 9; N - число разрядов накапливающего сумматора 9; К - код, хранящийся в блоке памяти 1 . Таким образом, предлагаемый делиель частоты позволяет получить прозвольньш коэффициент деления при миимальной неравномерности выходного игнала. Формула изобретения Цифровой делитель частоты с дробым коэффициентом деления, содержаий накапливающий сумматор, информацинные входы которого соединены с сответствукицими выходами блока ввода сновного кода,первые входы которого оединены с соответствующими выходами лока памяти основного кода, вторые ХОДЫ блока ввода основного кода подлюче Ш к управляющему входу накаплиающего сумматора и к входной шине, а ыход переполнения накапливающего суматора соединен с выходной шиной, отличающийся тем, что, с целью расширения функциональных возможностей, в него дополнительно введены синхронный триггер, блок ввода дополнительного кода и блок памяти дополнительного кода, выходы которого соединены с первыми прямыми входами блока ввода дополнительного кода, вторые прямые входы которого подключе ны к тактовому входу синхронного триг гера и к входной шине, выходы блока дополнительного кода соединены с соот ветствующими выходами блока ввода ос414новного кода, третьи входы которого подключены к третьим инверсным входам блока ввода дополнительного кода и к выходу синхронного триггера, а выход переполнения накапливающего сумматора соединен с информационным входом синхронного триггера. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 544098, кл. Н 03 К 19/00, 1975. 2.Патент Японии № 49-32462, кл. Н 03 К 21/10, 1977.