Накапливающий перемножитель Советский патент 1983 года по МПК G06F7/52 

Изобретение относится к вычисл1Гтельной технике и может быть испЬльзовано в универсальных вычислительных машинах в качестве расширителя операций, а также в специализированных устройствах цифровой обработки сигналов в реальном масштабе времени.

Известны различные модификации матричных перемножителей, содержащие регистры, разделяницие каждую ступень матрицы сложения,и содержащие сумматоры, которые обеспечивают выполнение параллельно-последовательно (поточно) во времени бесконечное множество операций умножения и суммирования 13 и 2 .

Недостаток известных устройств состоит в уменьшении производительности устройства с ростом разрядности операндов.

Наиболее близким по технической сущности и достигаемому результату к предлагаемому является устройство для вычисления сумм произведений, . содержсццее регтастры множимого и MiHOжителя, сумматор и матрицу модулей сложения, выходы которой соединены с первыми входами сумматора, а первые входы матрицы модулей сложения соединены с прямыми выходами регист- .

ра множимого; содержит также лок анализа знака, блоки элементов И и блок элементов 2И-ИЛИ, информационные входы которого соединены с прямыми и инверсными выходами регистра множителя, а выходы соединены со вторыми входами матрицы модулей сло)кения, третьи входы которой подключены к выходам первого блока элементов И,

10 а регистра множимого, подключенного инверсными выходами к информационным входам второго блока элементов И,соединенных выходами с входом сумматора/ входы же блока анализа знака сое15динены с выходами знаковых разрядов регистров множимого и множителя,- а выход блока анализа знака прдключен к управляющим входам первого и второго блоков элементов И, к блоку эле,20ментов 2И-ИЛЙ и к входам знакового, дополнительных и младшего .разрядов, сумматора Гз.

Недостаток устройства заключается в малой производительности при боль25шой разрядности входных-операндов.

. Цель изобретения - увеличение производительности .

Для достижения поставленной цели в устройство, содержащее регистры

30 множимого и множителя, сумматор по

модулю два, блок суммирования и коммутатор, выходы регистра множителя которого соединены с информационными входами первого и второго блоков элементов И, а входы коммутатора подключены к выходам регистра множимого, дополнительно введены регистр кода множимого, первый и второй регистры знака произведения, дополнительный регистр множителя, формирователь частичных произведений, первый и второй узлы задержки, М блоков поразрядной задержки, многовходовой блок суммирования, узел выравнивания задержек, причем выход коммутатора подключен к входу регистра кода множимого, выход которого соединен, с первым входом формирователя частичных произведений, выход сумматора по модулю два соединен с входом первого регистра знака произведения выход которого соединен с входом второго регистра знака произведения и управляющим входом коммутатора, вход регистра множителя подключен к выходу дополнительного регистра множителя, выход регистра множителя подрслючен к второму входу формирователя частичных произведений, выход второго регистра знака произведения соединен с управляющими входами первого и второго блоков элементов И, выходы второго регистра знака произведения, и второго блока элементов И подключены к входу первого блока поразрядных задержек, входы остальных блоков поразрядных задержек,кроме последнего, соединены соответственно с выходами формирователя частичных произведений, а вход последнего блока поразрядных задержек соединен с выходом первого блока элементов И, знаковая шина выхода первого блока поразрядных задержек подключена к входу второго узла задержки, т отводов которого объединены с остальными шинами выхода первого блока поразрядных задержек и подключены к пер-вому входу многовходового блока суммирования, к остальным входам которого подключены выходы соответствующих блоков поразрядной задержки, выход многовходового блока суммирования соединен с первым входом блока суммирования, выход которого подключен и к второму входу и входу узла выравнивания задержек,вход установки блока суммирования соединен с отводами первого узла задержки , выход узла выравнивания задержек является выходом устройства.

На чертеже представлена схема предлагаемого устройства.

Устройство содержит регистр 1 множимого, сумматор 2 по модулю два, коммутатор 3, входы которого соед:.йены с регистром 1 множимого но управляющий вход подключен к выходу

первого регистра 4 знака произведения, выход - к регистру 5 кода множимого, второй регистр б знака произведения, вход которого соединен, с выходом первого регистра знака произведения; дополнительный регистр 7 множителя, выход которого соединен с входом регистра 8 множителя, первый выход которого.подключен к входам формирователя 9 частичных произведений и первого блока И 10, а второй выход к входу .второго блока И 11 |первый узел 12 задержки, блоки 13 поразрядных задержек, знаковая шина выхода первого из которых подключена к второму узлу 14 задержки, а вы.ходы остальных к соответствующим входам многовходового блока 15 суммирования, состоящего из блоков 16 суммирования, и выход которого подключен к первому входу блока 16 суммирования, выход которого соединен с его вторым входом и входом узла 17 выравнивания задержки, а вход установки соединен с отводами первого узла 12 задержки.

Блок 16 суммирования состоит из комбинационных сумматоров, входы которых образуют первый и второй вход блока суммирования, выходы сумм соединены с выходным регистром, а выходы переносов с регистром переносов.

Устройство работает следующим образом.

В каждом такте на вход устройства подаются операнды в прямом коде: множимое

и множитель 2 t М XJ ,

где 2„С. - знак операнда; .

СЗп мантисса прямого кода операнда, содержащая & разрядов справа от запятой.

Алгоритм работы устройства без учета задержек во времени описывается следующими выражениями

М R-1

Stv.при 2JX, , М

,,,.САМв,

Р ,

номер пары операндов в цикле

количество пар операндов в цикле;

г - номер группы разрядов множителя, на KOTOj ie в формирователе частичных произведений одновременно умножается множество (г {0,1,... ,R-1 })р -afe { - количество разрядов

множителя, на которые одновременно производится умножение множимого в формирователе частич- О ных произведений ); A -2 - №KbV2- (т- количество знаковых разрядов у выходного операнда устройства); { Зо - обратный код числа; .2-., ГП) р, - частичные произведения частичные произведения в соотношени (1) определяются так: 6(R-1) ,lnK..-fA XJ«-L: e n 3IR-1) 1Пк,,,,, где tYi в 3„ - значение -го разряда к-го множителя в прямо коде. В первом такте работы предлагаемого устройства происходит получение произведения знаков операндов 2, в cyMMaTopei.DS.. Во втором такте Zj, С n,i проходитн выход первого регистра знака произведения откуда попадает на управляющий вход блока 2И-ИЛИ 3, на основные входа которого одновременно попадают и MfX и ( - инверсный код) через регистр 1 множимого,в-результате чего к концу этого такта на выходе блока 2И-ИЛИ, 3 формируется ; одновременно на вход регистра множителя подается MtViln от дополнительного регистра множителя 7. В третьем такте сигналы и мЕУтЗп подаются на первый и второй входы формирователя 9 частичных произведений соответственно от регистра кода 5 множимого и регистра 8 множителя. В формирователе 9 осуществляется получение частичных произведений П. В этом же такте под воздействием сигнала с выхода второго регистра знака произведения 6 в первом и втором блоках И 10 и 11 формируются составляющие поправок Л и В - иСмЕУ

В четвёртом такте все полученные слагаемые записываются в свой блок поразрядных задержек 13. Эти блоки состоят из последовательных регистров для каждого разряда подаваемого числа. Причем, каждый регистр имеет такое число ячеек, чтобы получить задержку Tg для каждого разряда с номером , равную

4«

(2л+е;, при

Uc

В (2л+е+1;, . (Номер разряда отсчитывается вправо и влево от запятой, причем для разрядов слева от запятой , а справа ). Количество блоков поразрядной задержки равно R+2. (Для данного примера конкретного исполнения R 4, Д 4, б 1, т 2). Сигналы со сдвинутыми во времени друг относительно друга разрядс1ми обозначаются функцией ()р . В этом же такте начинается суммирювание разрядов операндов с Е -(2л) в младших сумматорах блоков 16 суммирования, составляющих первую ступень пирамид и суммирования 15. В пятом такте происходит сумми ювание разрядов с 2 -(2л) + 1 а также переносов, возникших от ело- жения разрядов с Е -(2л) в предыдущем такте в сумматорах первой ступени суммирования, и суммирование разрядов с С -(24) во второй ступени суммирования. В Шестом такте происходит сложе- . ние разрядов с Е -(2Л)+2 в первой ступени пирамидвл, с Е -(2л)+1 во второй ступени и с F -(2л) в третьей ступени пиранииды. В седьмом такте аналогично предыдущему суммируются разряды и переносы с Е ,-(2Л)+3 в первой ступени, с В - (2 л)+2 во второй ступени, с Е -(2л)+1 в третьей ступени сложения пирамиды суммирования и с -(2л) в блоке 16 суммирования с разрядом предыдущего произведения (в. данном случае с нулем Л Аналогичные процессы осуществляются в 8-11 тактах. В 12 такте на выходе первого блока 13 поразрядных задержек появляется знаковый разряд произведения, ко-. торый суммируется в первой ступени . сложения пирамиды 15 с возникшими от предащущих сложений переносами и одновременно попадает на вход второй линии 14- задержки. В такте 13 на первом отводе второй линии 14 задержки появляется сиг-нал второго знакового разряда произведения (1 2), который складывается с переносс1ми от младвгах разрядов в пвр вой ступени сложения пирамиды суммирования, в 14, 15 и 16 происходит суммирование этого разряда соответс венно на второй, третьей ступенях пирамиды 15 и накапливающем блоке 16 суммирования. В 17 такте происходит запись это го разряда в блок выравнивания задержек и установка старшего разряда накапливающего сумматора на ноль импульсом с последнего отвода первой линии 12 задержки. Как видно из описания работы уст ройства после поступления последнег операнда в целом требуется всего од тактовый интервал tp, в котором про исходит установка старшего разряда выходного регистра накапливающего .сумматора в ноль. После этого можно подавать на вход устройства первый операнд из следующего цикла. При сравнении с известным данное устройство обладает рядом преимуществ: большей производительностью вне зависимости от разрядности вход ных операндов, снижением себестоимости оборудования при использовани устройства в специализированных вычислителях и сокращением машинного времени при использовании в универсальных ЦВМ, Формула изобретения 1. Накапливающий перемножитель, содержащий регистры множимого и мно жителя, сумматор по модулю два, бло суммирования и коммутатор, выходы регистра множителя соединены с инфо мационными входами первого и второг блоков элементов И, входы коммутатора подключены к выходам регистра множимого, отличающийся тем, что, с целью увеличения произв дительности, в него дополнительно введены регистр кода множимого,первый и второй регистры знака произве дёния, дополнительный регистр множи теля, формирователь частичных произведений, первый и второй узлы задержки , ,М блоков поразрядной задержки, многовходовой блок суммирования, узел выравнивания задержек, - причем выход коммутатора подключен к входу регистра кода множимого, вы ход которого соединен с первым входом формирователя частичных произведений, выход сумматора по модулю два соединен с входом первого регистра знака произведения, выход которого соединен с входом второго регистра знака произведения и управ ляющим входом коммутатора, вход регистра множителя подключен к выходу дополнительного регистра множителя, выход регистра множителя подключен к второму входу формирователя части ных произведений, выход второго регистра знака произведения соединен с управляющими входами первого и второго блоков элементов И, выходы.второго регистра знака произведения и второго блока элементов И подключены, к входу первого блока поразрядных задержек, входы остальных блоков поразрядных задержек, кроме последнего, соединены соответственно с выходами формирователя частичных произведений, ,а вход последнего блока поразрядных задержек соединен с выходом первого блока элементов И, знаковая шина выхода первого блока поразрядных задержек подключена к входу второго узла задерж.ки, отводов которого объединены с остальными шинами выхода первого блока поразрядных задержек и подключены к первому входу многовходового блока суммирования, к остальным входам которого подключены выходы соответствующих блоков поразрядной задержки, выход многовходового блока суммирования соединен с первым входом блока суммирования,, выход которого подключен .к его второму входу и входу узла выравнивания задержек , вход установки блока суммирования соединен с отводами первого узла задержки, выход узла выравнивания задержек является выходом устройства. 2. Перемножитель по п. 1, отличающийся тем, что блок суммирования содержит (L,-n) выходных регистров,(L-1) регистров переноса, 1, сумматоров, первые информационные входы которых и вход переноса младшего сумматора образуют первый вход блока суммирования, вторые входы сумматоров образуют второй вход блока суммирования, выходы сумм каждого .сумматора и выход .переноса старшего сумматора соединены с соответствующими входами (U+IJ выходных регистров , выходы которых образуют выход блока суммирования, выход же переноса . в -го сумматора (.Р 1,2,..., L,-l) соединен с соответствующим регистром Переноса, выход которого соединен с входом переноса -И) -го сумматора, входы установки выходных регистров образуют вход установки блока суммирования. Источники информации, принятые во внимание при экспертизе 1.. Папернов А.А. Логические основы ЦВТ. М., Советское радио, 1972, с. 218. 2.Рабинер Л. и др. Теория и применение цифровой обработки сигналов. М., Мир, 1978, с. 571-580. 3.Авторское свидетельство СССР № 550637, кл. G 06 F 7/52, 1975 (прототип).