Запоминающее устройство Советский патент 1980 года по МПК G11C11/34 

дами блока выходных разрядных формирователей и со вторыми входами блока входных разрядных формирователей, первый и второй выходы которых подключены к первым и вторым разрядным шинам записи матричного накопителя.

При этом блок управления содержит одновходовые инжекционные вентили, входы первого и второго вентилей подключены к первому входу блока управления, вход третьего вентиля подключен ко второму входу блока управления, выход его соединен со входами четвертого и пятого вентилей, выход первого вентиля соединен со входом шестого вентиля, выход которого соединен с выходом четвертого и со входом седьмого вентилей, выход седьмого вентиля подключен ко второму выходу блока управления, первый выход которого соединен с выходами второго и пятого вентилей.

Каждый формирователь блока входных разрядных формирователей содержит одновходовые инжекционные вентили, входы первого и второго вентилей подключены к первому входу формирователя, второй вход которого соединен со входами третьего и четвертого вентилей, выход третр его вентиля подключен к выходу второго вентиля и ко второму выходу формирователя, выход четвертого вентиля подключен к первому выходу формирователя и к выходу пятого вентиля, вход которого соединен с выходом первого вентиля.

Каждый формирователь блока выходных разрядных формирователей содержит двухвходовый инжекционный вентиль И-НЕ, первый и второй входы которого соединены соответственно с первым и вторым входами формирователя, выход вентиля соединен с выходом формирователя.

Матричный накопитель выполнен на запоминаюш,их элементах, содержаш,их двухвходовые иижекционные вентили И-НЕ, выход каждого запоминаюш,его элемента соединен с шиной считывания и подключен к выходу первого вентиля, первый вход которого - к выходу второго вентиля и к первому входу третьего вентиля, выход которого соединен с первым входом второго вентиля, второй вход которого соединен с выходом четвертого вентиля, первый вход которого соединен со вторым входом первого вентиля, с первым входом пятого вентиля и с третьим входом запоминаюш,его элемента, выход пятого вентиля соединен со вторым входом третьего вентиля, вторые входы четвертого и пятого вентилей подключены соответственно к первому и второму входам запоминающего элемента, а первый и второй входы каждого запоминаюш,его элемента соединены соответственно с первой и второй разрядными шинами записи, третий вход соединен со словарной шиной.

Дешифратор выполнен на одновходовых инжекционных вентилях и инверторах, входы которых соединены со входами одних инжекционных вентилей и с соответствуюш,ими входами дешифратора, а выходы - со входами других инжекционных вентилей, выходы инжекционных вентилей соединены с соответствующими выходами дешифратора.

На фиг. 1 показана структурная схема запоминаюшего устройства; на фиг- 2 - схема блока управления; на фиг. 3 - схема блока входных разрядных формирователей; на фиг. 4 - схема блока выходных разрядных формирователей; на фиг. 5 - схема запоминающего элемента; на фиг. 6 - схема дещифратора; на фиг. 7 - инжекционные вентили (а) и их эквивалентная электрическая схема (б-г).

Предлагаемое регистровое запоминающее устройство со словарной выборкой содержит блок управления 1, блок 2 входных разрядных формирователей 3, блок 4 выходных разрядных формирователей 5, матричный накопитель 6, дешифратор 7, информационные входы 8, информационные выходы 9, адресные входы 10, вход разрешения записи 11, вход выборки устройства 12 (фиг. 1).

Первый и второй входы блока 1 нодключены к входам 11 и 12 устройства. Первые входы формирователей 3 в блоке 2 подклк)чены к входам 8 устройства. Первые входы формирователей 5 в блоке 4 подключены к шинам считывания 13 накопителя 6, а выходы - к выходам 9 устройства. Выходы дешифратора 7 подключены к словарным шинам 14 накопителя 6, а входы - к входам 10 устройства.

Первый и второй выходы блока 1 соединены соответственно со вторыми входами формирователей 5 в блоке 4 с помощью первой шины управления 15 и со вторыми входами формирователей 3 в блоке 2 с помощью второй шины управления 16. Первый и второй выходы формирователей 3 подключены соответственно к первой разрядной шине записи 17 и ко второй разрядной шине записи 18 запоминающих элементов 19.

Все блоки в запоминающем устройстве, матричный накопитель информации и дешифратор выполнены на инжекционных вентилях с входными диодами Шоттки, допускающими объединение их входов и позволяющими реализовывать логические функции в наиболее гибком и удобном для разработчиков базисе И-ИЛИ-НЕ. При этом указанные одиовходовые вентили выполняют функцию инвертора, т. е. реализуют логическую функцию НЕ, а двухвходовые и многовходовые вентили реализуют логическую функцию И-НЕ без проводного объединения коллекторов переключающих п-р-п-транзисторов (либо стоков полевых п-канальных транзисторов) и логическую функцию И-ИЛИ-НЕ при объединении коллекторов.

Блок управления содерлсит семь одновходовых инжекциониых вептилей (фиг. 2). Входы первого 20 и второго 21 вентилей подключены к первому входу 11 блока управления. Вход третьего вентиля 22 подключен ко второму входу 12 блока управления, выход его соединен со входами четвертого 23 и пятого 24 вентилей. Выход первого вентиля 20 соединен со входом шестого вентиля 25, выход которого соединен с выходом четвертого 23 и со входом седьмого 26 вентилей. Выход седьмого вентиля подключен ко второму выходу 16 шины управления, первый выход которой соединен с выходами второго 21 и пятого 24 вентилей.

Каждый формирователь 3 блока 2 входных разрядных формирователей содержит пять одновходовых инжекционных вентилей (фиг. 3). Входы первого 27 и второго 28 вентилей подключены к первому входу 8 формирователя 3, второй вход которого соединен со входами третьего 29 и четвертого 30 вентилей. Выход третьего вентиля подключен к выходу второго 28 вентиля и ко второй шине 18 формирователя. Выход четвертого вентиля 30 подключен к первой шине 17 формирователя 3 и к выходу пятого вентиля 31, вход которого соединен с выходом первого вентиля 27.

Каждый формирователь 5 блока 4 выходных разрядных формирователей содержит один двухвходовый инжекционный вентиль И-НЕ, первый и второй входы которого соединены соответственно с первым и вторым входами формирователя 5. Выход вентиля соединен с выходом формирователя 5 (фиг. 4).

Матричный накопитель информации б выполнен на запоминающих пяти элементах 19, содерл ащих двухвходовые инжекционные вентили И-НЕ (фиг. 5). Выход каждого заноминающего элемента соединен с шиной считывания 13 и подключен к выходу первого вентиля 32, первый вход которого - к выходу второго вентиля 33 и к первому входу третьего вентиля 34, выход которого соединен с первым входом второго 33 вентиля, второй вход которого соединен с выходом четвертого 35 вентиля, первый вход которого соединен со вторым входом первого вентиля 32, с нервым входом пятого вентиля 36 и с третьим входом заноминаюпдего элемента. Выход пятого вентиля 36 соединен со вторым входом третьего вентиля 34, вторые входы четвертого 35 и пятого 36 вентилей подключены соответственно к первому и второму входам запоминаюш,его элемента, а первый и второй входы каждого запоминающего элемента соединены соответственно с первой и второй разрядными щинами записи 17 и 18, третий вход соединен со словарной щиной 14.

Дешифратор 7 выполнен на одновходовых инжекционных вентилях 37 и 38 и инверторах 39, входы которых соединены со входами инл екционных вентилей 37 и с соответствующими входами 20 дешифратора, а выходы - со входами инл екционных вентилей 38 (фиг. 6). Выходы вентилей 37 и 38 соединены с соответствующими шинами 14 дешифратора 7. Выходы дешифратора 7

соединены с выходами вентилей 37 и 38 в последовательности, обеспечивающей полный перебор прямых и инверсных значений двоичных сигналов на входах дешифратора 7, соединенных с адресными входами 10

запоминающего устройства.

Взаимосвязи блоками предлагаемого запоминающего устройства и вентилями позволяют исключить словарные формирователи уровня, усилители записи,

усилители считывання, входные и выходные усилители. При этом непосредственно связанные между собой инжекционные вентили фактически выполняют лищь логические функции и дают возможность использовать

для питания всего запоминающего устройства единственный низковольтный источник питания напрял ением 0,5-0,9 В, что обеспечивает существенное уменьщение потребляемой мощности (от 3-10 раз до

раз) и расщирение области применения монолитных запоминающих устройств.

Предлагаемое запоминающее устройство

работает следующим образом (см. фиг. 3).

На эмиттер токозадающего р-п-р-транзпстора подается положительное напряжение пптания относительно его базы. Например, эмиттер и база токозадающего транз стора выполняются общпми для всей интегральной схемы запоминающего устройства,

база токозадающего р-п-р-транзистора совмещена с общим эмиттером переключающих п-р-л-транзисторов. Тогда база токозадающего транзистора заземляется, а на его эмиттер подается напряжение питания,

обеспечивающее требуемые потребляемую мощность и время выборки за счет установления требуемой величины тока иитания (который в предлагаемом запоминающем устройстве изменяться извне в щироком интервале значений от долей микроампер до сотен миллиампер).

Перезапись информации невозмол на при наличии хотя бы одного логического «О на входе разрешения записи 11 или на входе

выборк устройства 12. При этом на информационных выходах 9 запомпнающего устройства будет логическая «1 (логическому «О соответствует полол ительное входное напряжение не более 0,2-0,3 В, логической

«1 соответствует полол ительное входное напрял ение не менее 0,4-0,5В). В случае выбранного кристалла запоминающего устройства, когда на вход 12 подана логическая «1, для считывания информации на

вход 11 подается логический «О, при этом

на выходах 9 запоминающего устройства (независимо от логических уровней на информационных входах 8) ноявляются двончные сигналы, соответствующие информации, занисанной в заноминающих элементах выбранного слова матричного накоинтеля. Номер этого слова определяется комбинацией двоичных сигналов на адресных входах 10.

При иодаче логических «1 на оба входа 11 и 12 в разрядах выбранного слова осуществляется запись информации, соответствующей наличию двоичных сигналов на входах 8 запоминающего устройства. На выходах 9 при этом появится логическая «1. Предлагаемая схема запоминающего устройства в сочетании с рассмотренным законом ее функционирования позволяет осуществлять наращивание емкости ЗУ за счет увеличения-либо числа слов, либо числа разрядов, либо того и другого вместе. Например, для увеличения длины слова (числа разрядов) у разных кристаллов предлагаемого запоминающего устройства объединяются по отдельности входы 10, 11 и 12.

Входные диоды Шоттки в предлагаемом запоминающем устройстве могут, изготавливаться с раздельными катодами и общим анодом в высокоомной базовой области р-типа переключающего транзистора. Этот вариант позволяет обеспечить более высокую функциональную плотность и, следовательно, меньщие размеры запоминающего устройства, чем при втором возможном варианте изготовления. В последнем случае отдельные диоды Шоттки изготавливаются изолированными с раздельными анодами в высокоомной коллекторной области л-тина переключающего п-р-л-транзистора, в которой формируется также омический контакт вывод от катода диода Шоттки 1-3. В качестве переключающих транзисторов могут использоваться совмещенные с токозадающнм р-п-р-транзпстором биполярные п-р-я-транзисторы (фиг. 7,6), либо нолевые п-канальные транзисторы с управляющим р-/г-переходом (фиг. 7, в). Указанная технология позволяет реализовать предлагаемое запоминающее устройство с помощью 4-6 фотошаблонов. При этом, несмотря на наличие единственного низковольтного источника питания (с 0,6- 0,9В), схема ЗУ полностью согласуется по уровням входных и выходных сигналов с обычными ТТЛ-схемами.

Заномицающее устройство емкостью 16Х Х4 бит (т. е. содержащее 16 четырехразрядных слов) размещается в 16-выводном корпусе и имеет четыре адресных входа и по четыре информационных входа и выхода. Запоминающее устройство емкостью 256 бит при организации 16 слов по 16 разрядов размещается в 40-выводном корпусе. Такое ЗУ может быть реализовано иа кристалле с площадью активной части около 3,5 мм. При потребляемой мощности около 100-300 мВт время выборки адреса и время считывания лежит в пределах 10-20 не.

Изготовление токозадающих и переключающих траизисторов раздельными (несовмещенными) при подаче опорного напряжения на базу р-п-р-транзистора (фиг. 7,г) 1/оп 0, и при соответствующем увеличенни напряжения питания обеспечивает уменьшение времени выборки и считывания до 1-3 НС.

Работоснособность предлагаемого ЗУ сохраняется при уменьшении общего тока питания на несколько порядков, нанример до 1 мкА. В последнем случае время считывания составляет около 150 мкс. Перечисленные особенности расширяют функциональные возможности и область ирименения

предлагаемого ЗУ, время выборки которого может изменяться за счет изменения тока питания, а также представляют большой практический интерес для его применения в энергонезависимых субсистемах памяти с

резервным источником иитаиия 0,5 В, например в космической аппаратуре. Предлагаемое запоминающее устройство перспективно также для применения на одном кристалле в составе 16- и 32-разрядиых микропроцессоров, изготавливаемых ио указанной выше технологии и питаемых от единого низковольтного источника.

Формула изобретения

1.Запоминающее устройство, содержащее блок унравления, первый н второй входы которого подключены к входу разрешения записи и входу выборки устройства,

блок входных разрядных формирователей, первые входы которых подключены к информационным входам устройства, блок выходных разрядных формирователей, первые входы которых подключены к шинам считывания матричного накопителя, а выходы - к информационным выходам устройства, и дешифратор, выходы которого подключены к словарным шинам матричного накопителя, отличающееся тем, что,

с целью уменьшения потребляемой мощности и расширения области применения путем регулирования времени выборки, первый и второй выходы блока унравления соединены соответственно со вторыми входамн блока выходных разрядных формирователей н со вторыми входами блока входных разрядных формирователей, первый и второй выходы которых подключены к первым и вторым разрядным шинам записи

матричного накопителя.

2.Запоминающее устройство по п. 1, отличающееся тем, что блок управления содержит одновходовые инжекционные вентили, входы первого и второго вентилей

подключены к первому входу блока управления, вход третьего вентиля подключен ко второму входу блока управления, выход его соединен со входами четвертого и пятого вентилей, выход первого вентиля соединен со входом шестого вентиля, выход которого соединен с выходом четвертого и со входом седьмого вентилей, выход седьмого вентиля подключен ко второму выходу блока управления, первый выход которого соединен с выходами второго и пятого вентилей. 3.Запоминающее устройство по п. 1, отличающееся тем, что формирователь блока входных разрядных формирователей содержит одновходовые инжекционные вентили, входы первого и второго из которых подключены к первому входу формирователя, второй вход которого соединен со входами третьего и четвертого вентилей, выход третьего вентиля подключен к выходу второго вентиля и ко второму выходу формирователя, выход четвертого . вентиля подключен к первому выходу формирователя и к выходу пятого вентиля, вход которого соединен с выходом первого вентиля. 4.Запоминающее устройство по п. 1, отличающееся тем, что формирователь блока выходных разрядных формирователей содержит двухвходовый инжекционный вентиль И-НЕ, первый и второй входы которого соединены соответственно с первым и вторым входами формирователя, выход вентиля соединен с выходом формирователя. 5.Запоминающее устройство п. 1, отличающееся тем, что матричный накопитель выполнен на запоминающих элементах, содержащих двухвходовые инжекционные вентили И-НЕ, выход каждого запоминающего элемента соединен с щиной. считывания и подключен к выходу первого вентиля, первый вход которого - к выходу второго вентиля, и к первому входу третьего вентиля, выход которого соединен с первым входом второго вентиля, второй вход которого соединен с выходом четвертого вентиля, первый вход которого соединен со вторым входом первого вентиля, с первым входом пятого вентиля и с третьим входом запоминающего элемента, выход пятого вентиля соединен со вторым входом третьего вентиля, вторые входы четвертого и пятого вентилей подключены соответственно к первому и второму входам запоминающего элемента, а первый и второй входы каждого запоминающего элемента соединены соответственно с первой и второй разрядными щинами записи, третий вход соединен со словарной щиной. 6. Запоминающее устройство по п. 1, отличающееся тем, что дещифратор выполнен на одновходовых инжекционных вентилях и инверторах, входы которых соединены со входами одних инжекционных вентилей и с соответствующими входами дещифратора, а выходы - со входами других инжекционных вентилей, выходы инжекционных вентилей соединены с соответствующими выходами дещифратора. Источники информации, принятые во внимание при экспертизе 1- Безбородников Б. А., Орлов Б. В., Фурсин Г. И., Щетинин Ю. И. «Электронная промышленность, вып. 3 (63); 1978, с. 23-43. 2.Кочеров В. Ф., Фурсин Г. И. Автоматика и вычислительная техника, 1972, вып. 5, с. 94-96. 3.Герсбах Д. - «Электроника, 1974, Том 47, вып. 9, с. 59-65. 4.Шебанин П. В., Тюхин А. А. и ТоМОЕ В. И. Интегральные функциональные узлы для запоминающих устройств. М., «Сов. радио, 1976, с. 41. 5.Фурсин Г. И. Функциональные микроэлектронные устройства и их элементы. Таганрог, «ТРТИ, вып. 4, 1977, с. 76-88. 6.Фурсин г. И. - «Микроэлектроника, АН СССР, 1977, том. 6, вып. 6, с. 108-126. 7.Н. I. Shino, Т. Yoshida - «Oni Веview, 1972, том 39, вып. 2, с. 77-83, с. 79, рис. 5 (прототип).

V7 /j;

Г

10

18 /3

n

/9

: i9

T

/-

10

J

г i

LT

d /

J

Т

i5

// Q D ( D CD «

15

J

8U Q3

i

/J

13

Г

пП

y.

Ьд

ipui(Риг S

--аё

Э -«с- о

Фиг. 7г