Постоянное запоминающее устройство Советский патент 1984 года по МПК G11C17/00 

Ф

Од Од 00 00

Изобретение относится к вычислительной технике, в частности к полупроводниковым постоянным запоминающим устройствам (ПЗУ) применяемым в аппаратуре с цифровой обработкой информации, преимущественная область использования - цифровые системы обработки данных, генераторы символов, генераторы тригонометрических функций, преобразователи кодов, синтез производных логических комбинаций, хранение программ, подпрограмм, табличных данных, констант, внешние устройства ЭВМ и ЦВМ специального назначения и т д.

Известно ПЗУ, содержащее матричный накопитель, дещифратор разрядных шин, блок формирователей тока предзаряда разрядных шкн,дешифратор адресных шин накопителя 1 ,

Недостатком этого ПЗУ является низкое быстродействие из-за отсутствия формирова.телей тока по разрядным шинам и адресным шинам накопителя.

Наиболее близким по техническому решению к предлагаемому является схема предзаряда запоминающей матрицы, содержащая «накопитель, блок формирователей тока, дешиГфратор разрядш.1х шин накопителя, дешифратор адресных шин накопителя 2.

Однако при выборе адресной шины накопителя происходит заряд паразитной емкости адресной шины накопителя до высокого уровня потенциала через цепочку последовательно соединенных транзисторов дешифратора адресных шин накопителя и образом время заряда (разряда) адресной шины накопителя велико, т.е. быстродействие мало. Аналогично происходит переключение и по разрядным шинам.

Цель изобретения - увеличение быстродействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее накопитель, первый дешифратор, выходы которого соединены с разрядными шинами первой группы накопителя, первый блок формирователей тока, выходы которого соединены с разрядными шинами первой и второй групп накопителя, первый вход первого блока формирователей тока соединен с шиной питания, второй вход является первым Тактовым входом устройства, второй дешифратор, входы которого являются адресными входами первой группы устройства, входы первого дешифратора являются адресными входами второй группы устройства, дополнительно введены второй, третий и четвертый блоки формирователей тока, причем входы второго блока формирователей тока являются адресными входами третьей группы устройства, а его выходы соединены с разрядными шинами второй группы накопителя, ia управляющий вход второго блока формирователей тока соединен с управляющим входом третьего блока формирователей тока и является вторым тактовым входом устройства, входы третьего блока формирователей тока соединены с выходами второго дешифратора, а выходы соединены с адресными шинами накопителя и выходами четвертого блока формирователей тока, управляющий вход которого соединен с первым тактовым входом устройства.

На фиг. 1 представлена функциональная

схема устройства; на фиг. 2 - временные диаграммы, поясняющие работу устройства. Устройство, содержит первый дешифратор 1, второй дешифратор 2, накопитель 3, первый блок 4 формирователей тока, второй

0 блок 5 формирователей тока, третий блок 6 формирователей тока, четвертый блок 7 формирователей тока, транзисторы 8-12 первого блока формирователей тока, транзисторы 13-15 второго блока формирователей тока, транзисторы 16-17 третьего блока формирователей тока, транзисторы 18-19 четвертого блока формирователей тока, транзисторы 20-27 накопителя, первый тактовый вход 28 устройства, второй тактовый вход 29

0 устройства, шину 30 питания, общую шину 31.

Истоки транзисторов 15, 18, 19 подключены к общей шине 31, первые входы транзисторов 8-12 первого блока формирователей тока подключены к шине 30 питания, их

j вторые входы (затворы) подключены к первому тактовому входу устройства, а выходы соединены с разрядными шинами первой и второй групп накопителя (т. w,,nn2,ni,m,,,,, Управляющий вход второго блока формироваф Телей тока (затвор транзистора 15) и управляющий вход третьего блока формирователей тока (истоки транзисторов 16, 17) подключены к второму тактовому входу устройства. Выходы второго блока формирователей тока

5 соединены с разрядными щинами второй группы накопителя (т. т ni) а его входы яв.ляются адресными входами третьей группы устройства. Входы третьего блока формирователей тока (затворы транзисторов 16 и 17) соединены с выходами второго дешифратора (т а,, „. Qfl ), а его выходы (стоки транзисторов 16, 17) соединены с адресш 1ми шинами накопителя (т. с,,,.,, С ) и выходами четвертого блока формирователей тока (транзисторы Г8 и 19). Управляюпога вход четвертого блока формирователей тока (затворы транзисторов 18 и 19) соединены с первым тйктовым входрм устройства. Выходы. первого дещифрато ра соединены с разрядными шинами первой группы накопителя (т. т, m ,..., т ), а его входы являются адресными входами вт рой группы устройства, входы второго дешифратора являются адресными входами первой группы устройства. Работа устройства заключается в следующем В исходном состоянии в момент i (фиг. 2) по первому тактовому сигналу производится заряд емкостей разрядных шин пер вой и второй групп накопителя через транзис торы 8-12 и обнуляются адресные шины н копителя через транзисторы 18, 19 четвертого блока формирователей тока. При смене адреса на каком-либо адресном входе в любой из трех групп устройства (момент времени :-t) на выбранном выходе второго дешифратора устанавливается высокий уровеьп. напря-. жения и предзаряжает емкости зйтвор-сток и затвор-исток транзистора 17, так как в этот момент открыты транзисторы 18 и 19 высоким уровнем напряжения сигнала на первом тактовом входе, на втором тактовом входе - низкий уровень напряжения. После окончания смены адресных сигналов (момент времени i2 ) на втором тактовом входе ус танавливается высокий уровень напряжения, а на первом тактовом входе - 1шзкий. По мере возрастания напряжения на втором тактовом входе устройства и синхронно на выбранной адресной шине накопителя увеличивается потегашал на затворе транзистора 17 за счет подкачки напряжения емкостями затворканал, затвор-сток, затвор-исток. При этом на затворе транзистора 17 устанавливается напряжение2 ЕПИТ j . где К -X 0,7-0,8 тем самым уменьшается цремя установления высокого потенциала на выбранной адресной шине и адресная шина накопителя заряжается до амплитуды сигнала без потери Unop . Кро ме того, при смене адреса на каком-либо из адресных входов в любой из трех групп устройства первый дешифратор выбирает одну из разрядных шин первой группы накопителя (пусть tti ), а на разрядной ишне т второй rpjTinbi на копителя по второму тактовому сигналу устанавливаете нулевой по.тешщал, так как в зто время открыт высоКИМ потенциалом транзистора 15, и открьтается транзистор 13 второго блока формирователей тока.. Считывание информации происходит следуюшим образом. При выбранной вторым дешифратором адресной шине накопителя С и выбранной рязрядной шине т2 второй группы накопителя считывание информации возможно из двух запоминаюших ячеек 24 и 25, выполненных либо с толстым, либо с тонким окислом, и расположенным слева и справа от разрядной шины w J второй группы накопителя. Выбор одной из запоминаюших ячеек определится первым дешифратором, который вибирает разрядную шину первой группы накопителя (пусть ) и тем самым однозначно определится запоминаюшая ячейка 25. Если запоминающих элемент изготовлен с тонким окислом, то происходит разряд емкости шины и считьтается информация, соответствующая логическому нулю. Если же запоминающий элемент изготовлен с толстым окис лом, то емкость разрядной шины остается заряженной и считьгоается информация, соответствующая логической единице. Как только считываемая информация поступила на выход на первом тактовом входе,устанавливается высокий уровень иапряжения,на втором тактовом входе низкий. И по первому тактовому сигналу через транзисторы 8-12 первого блока формирователей тока производится заряд всех емкостей разрядных шин первой и второй групп накопителя и разряд емкостей адресных шин накопителя через транзистйры 18 и 19 четвертого блока формирователей тока. Таким образом, накопитель подготовлен для нового считывания информации. После смены адреса на каком-либо адресном входе в любой из трех групп устройства на первом тактовом входе устанавливается сигнал низкого уровня, на втором тактовом входевысокого уровня и принцип работы устройства повторяется. За счет применения формирователей тока в обрамлении накопителя и использования тактовых сигналов производится заряд емкостей адресных шин накопителя до напряжения амплитуды тактового сигнала без потери Unop 5 3 предзаряд емкостей разрядных шин первой и второй групп накопителя производится в момент прохождения считьшаемой информации на выход; что пот вышает быстродействие устройства в 2 раза. За базовый образец принято серийно вьшускаемое изделие К568РЕ1 .Техническое преимущество предлагаемого изобретений по сравнению с базовым объектом заключается в том, что . благодаря, введению дополнительных функционал ных блоков, элементов и связей, на ведуцдах к значительному усложнению конструкции, расширяется область применения ПЗУза счет увеличения информационной ёмкости в 16 раз, уменьшение времени счиS1096693

тьгеания на 20%, уменьшения потребляемойПри ориентировочной годовой потребности

мощности иа 15%.народного хозяйства в ПЗУ с использованиОжидаемый экономический эффект от исполь- ем изобретения в 10000 шт. ожидаемый

зовашш предлагаемого изобретения иа единицугодовой экономический эффект составляет

продукции составляет 73 руб. на изделия.5 75 тыс. руб.

T

t

BttSoft |«0 ттеим911г

; I 1

a:

atfet rrfT9,l

I

feifu ni I уты/Па)

ffOMMriHlttMt

41

ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопитель, первый дешифратор, выходы которого соедине}ш с разрядными шинами первой группы на копителя, первый блок формирователей тока выходы которого соединены с разрядными йотами первой и второй групп накопителя, первый вход первого блока формирователей тока соединен с шиной питания, второй вход является первым тактовым входом устройства, второй дешифратор, входы которого явл ются адресными входами первой группы устройства, входы первого дешифратора являются адресными входами второй группы устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит второй, третнй и четвертый блоки формирователей тока, входь второго блока формирователей тока являются адресными входами третьей группы устройства, его выходы соединены с разрядными ипшамн второй группы накопителя, a управляющий вход второго блока формирователей тока соединен с управляющим входом третьего блока формирователей тока и является вторым тактовым входом устройства, входы третьего блока формирователей тока соединены с выходами второго дешифратора, a выходы соединены с адресными шинами накопителя и выходами четвертого блока формирователей тока, управляющий вход которого соединен с первым тактовым Jвxoдoм устройства.