Контролируемое арифметическое устройство Советский патент 1980 года по МПК G06F11/22 

Изобретение относится к области вычислительной техники и может быть использовано при контроле арифметических устройств. Известны устройства 1, 2, осуществляющие контроль арифметических устройств, основанные на принципах контроля четности и контроля остатков . Недостаток таких устройств состо ит в ограниченной полноте контроля. Наиболее.близким по технической сущности к предлагаемому является . контролируемое арифметическое устройство 3, Принятое за прототип, содержащее первый и второй регистры операндов, входы которых подключены к соответствующим информационным входам устройства, а выходы - к соответствующим входам сумматора, вы дом соединенного с регистром резуль тата и первым информационным входом блока сравнения кодов. Недостаток этого устройства закл чается в малой достоверности контро ля. Цель изобретения - повьшение дос верности контроля устройства. Указанная цель достигается тем, что устройство содержит блок поЪазрядного логического сложения операндов, блок элементов ИЛИ и блок элементов И-НЕ, входы которого соединены с соответствукнцими входами блока элементов ИЛИ и . с соответствукадими входами сумматора, а выход - со вторым информационным входом первого регистра операндов, выход регистра результата подключен ко второму информационному входу второго регистра операндов, выход блока элементов ИЛИ через блок поразрядного логического сложения операндов - ко второму информационному входу блока сравнения кодов.. Структурная схема арифметического устройства с контролем приведена на чертеже. Она содержит первый 1 и второй 2 регистры операндов, регистр 3 результата, сукв-iaTOp 4, шины 5 и 6 операндов , блок 7 элементов ИЛИ, блок 8 элементов И-НЕ, блок 9 поразрядного логического сложения операндов, блок 10 сравнения кодов, шину 11 управления. Цепи синхронизации и тактировки на схеме усЛовно не показаны. Принцип работы устройства заключается в том, что при правильном функционировании сумматора поразрядНал логическая сумма входных операнов должна быть равна разности их арифметической суммы и кода поразрядного логического произведения этих же операндов. Отсюдаследует, что каждый рабочий цикл пограммироваНИН двух операндов происходит за два

такта.

Сложение. Операнды по шинам 5 и 6 записываются в регистры 1 и 2. На выходе блока 7 формируется поразрядная логическая умма входных кодов, которая записывается в блок 9. На выходе блока 8 формируется инверсия поразрядного логического произведения операндов, но в регистр 1 она не записывается. С выхода сумматора 4 сумма операндов заносится в регистр 3. После занесения информации в регистр 3 и блок 9 осуществляется вт-орой такт рабочего цикла.

Вычитание. В этом такте в регистр 1 заносится инверсия поразрядного- логического произведения операндов. Для этого данный регистр может быть выполнен на триггерах с внутренней задержкой, В этом же такте происходит перепись информации из регистра 3 в регистр 2, а по шине 11 в младший разряд сумматора 4 подается инверсное значение состояния, в котором находилась шина 11 на такте Сложение. Иными словами, на такте Вычитание происходит сложение прямого кода суммы двух операндов с дополнительным кодом поразрядного логиiecKoro произведения этих же операндов, а после установления на выходе сумматора 4 нового значения - сравнение на схеме 10 этого кода с кодом поразрядной логической суммы, запи санным ранее в блоке 9. Равенство этих двух кодов свидетельствует о правильности выполнения такта Сложение.

Цель изобретения - повышение достоверности кoнтpo iя - достигается

за счет обнаружения .сбоев произвольной кратности в выходном коде сумматора и любых константных неисправностей элементов устройства благодаря его существенным отличительным признакам.

Формула изобретения

Контролируемое арифметическое устройство, содержащее первый и второй регистры операндов, входы которых , подключены к соответствующим информационным входам устройства, а выходы - к соответствующим входам сумматора, выходом соединенного с регистром результата и первым информационным входом блока сравнения кодов, отлич.ающееся тем, что, с целью повышения достоверности контроля, оно содержит блок поразрядного логического сложения операндов, блок элементов ИЛИ и блок элементов И-НЕ, входы которого соединены с соответствующими входами блока Iэлементов ИЛИ и.соответствующими входами сумматора, а выход - со вторым информационным входом первого регистра операндов, выход регистра результата подключен ко второму инфомационному входу второго регистра операндов, выход блока элементов ИЛИ подключен через блок поразрядного логического сложения операндов ко второму информационному входу блока сравнения кодов.

Источники информации, принятые во внимание при экспертизе

1.Авторское свидетельство СССР

551646, кл. G 06 F 11/04, 1977. .

2.Авторскоесвидетельство СССР № 297041, кл. G06 F 11/00, 1968.

3.Авторскоесвидетельство СССР № 404084, кл. G06 F 11/00, 1975 (прототип).