Процессор с реконфигурацией Советский патент 1981 года по МПК G06F15/00 

1

Изобретение относится к вычислительной технике и может быть использовано в ЭВМ с высокими требованиями к сохранению их работоспособности.

Известны процессоры с реконфигурацией , в которых отказ блока отработки не ведет к потере работоспособности. Они содержат резервный блок обработки данных и несколько рабочих блоков обработки данных. При возникновении нарушений в каком-либо блоке обработки состояние нормального функционирования системы сохраняется благодаря переключеник неисправного блока на резервный l и 2.

Недостаток устройств - введение резервного вычислительного оборудования и сложная система коммутации этого резервного оборудования.

Наиболее близким к предлагаемому является процессор с реконфигурацией содержащий первую и вторую локальные памяти с регистром адреса операнда и с первым и вторым селекторами, первый и второй блоки обработки с первым и вторым регистрами операнда, с третьим и четвертым селекторами и с первым и вторым блоками контроля, память микрокоманд с регистром адреса микрокомандь, блок повторного запуска, два элемента И, элемент ИЛИ, причем выход регистра адреса операнда соединен с адресными входами первой и второй локальных памятей, к информационным входам которых подключены выходы первого и второго селекторов, соответственно, а к выхо-дам - информационные входы третьего

0 и четвертого селектора, выходы которых через первый и второй регистры операнда подключены ко входам первого и второго блоков обработки, соответственно, -выходы которых соедине5ны со входами первого и второго блоков контроля, соответственно, со входами первого и второго селекторов, первый вход регистра адреса микрокоманды соединен с выходом блокгг по0вторного запуска, второй и третий входы - с управляющим входом устройства и с выходом памяти микрокоманд, выходы которой подключены к упранляющим выходам устройства, выходы пер5вого и второго блоков контроля соединены с управляющими входами первого и второго селектора, со входами первого элемента ИЛИ, со входами с лока повторного запуска, выход записи 0 памяти микрокоманд соедиь и с первыми входами первого и второго элементов И, выход которых соединен с управляющими входами первой и вторбй локальных памятей, соответственно Гз. Недостаток процессора - обязательность в двойном наборе рабочих микропрограмм, один из которых рассчитан ла обработку данных до реконфигурации на полноразрядном блоке обработки, aJt pyгoй - на обработку данных блоком обработки с вдвое меньшей раз рядностью. Это приводит практически к удвоению оборудования, памяти микрокоманд.

Цель изобретения - сокращение памяти микрокоманд.

Поставленная цель достигается тем, что в известный процессор, содержащий первую и вторую локальные памяти, регистр адресу операнда, первый, второй, третий и четвертый селекторы, первый и второй регистры операнда, первый и второй операционные блоки, первый и второй блоки контроля, регистр адреса микрокоманды, память микрокоманд, блок повторного запуска, первый и второй элементы И, первый элемент ИЛИ, причем выход регистра адреса операнда соединен с адресным входом первой и адресным входом второй локальных памятей, выход первой локальной памяти соединен с первыми информационными входами третьего и четвертого селекторов, вторые информационные входы которых соединены с выходом второй локальной памяти, информационный вход которой соединен с выходом второго селектора выход первого селектора соединен с информационным входом первой локальной памяти, управляющие входы первой и второй локальных памятей соединены, соответственно, с выходами первого и второго элементов И, первые входы которых соединены с первым выходом памяти микрокоманд, второй выход которой соединен с первым вхо дом регистра микрокоманды, выход которого соединен с входом памяти микрокоманд, третий и четвертый выходы которой являются, соответственно, первым и вторыми управляющими выходами устройства, второй вход регистра адреса микрокоманды соединен с выходом блока повторного запуска, третий вход регистра адреса микрокоманды ..является управляющим входом устройства, выход третьего, четвертого селекторов соединены, соответственно,с информационным входом первого и информационным входом второго регистров операнда, выход первого и выход второго регистра операнда соединены, соответственно, с входами первого и второго операционных блоков, выход первого операционного блока соединен с первыми информационными входами первого и второго селекторов и входом первого

блока контролА,выход которого соединен с первыми управляющими входами первого и второго селекторов, первым входом блока повторного запуска и первым входом первого элемента ИЛИ, выход второго операционного блока соединен со вторыми информационными входами первого и второго селекторов и с входом второго блока контроля, гаыход -которого соединен со втоцмлми управляющими входами первого и второго селекторов, со вторым входом блока повторного запуска и вторым входом первого элемента ИЛИ,введены бло формирования синхроимпульсов, триггер управления, триггер полутакта, второй и третий элементы ИЛИ, элемент НЕ и третий, четвертый, пятый и шестой элементы И, причем первый вход блока формирования синхроимпульсов является синхровходом устройства, второй и третий входы блока формирования синхроимпульсов соединены, соответственно, с выходами пятого и шестого элементов И, первый выход блока формирования синхроимпульсов соединен с входом регистра адреса операнда, четвертым входом регистра адреса микрокоманды, единичным входом триггера полутакта и первым входом третьего элемента И, второй выход блока .формирования синхроимпульсов соединен с управляющим входом первого и управляющим входом .второго регистра операнда и счетным входом триггера полутакта, третий выход блока формирования синхроимпульсов соединен со вторыми входами первого и второго элементов И и с первыми входами четвертого, пятого и шестого элементов И, выход первого элемента ИЛИ соединен со вторым входом третьего элемента И .и входом элемента НЕ, выход которого соединен с первыми второго и третьего элементов ИЛИ, вторые входы которых соединены соответственно с единичным и нулевым выходом триггера полутакта, выход второго элемента ИЛИ соединен с управляквдим входом третьего селектора, с третьим входом первого элемента И со,вторым входом четвертого элемента Л, выход третьего элемента ИЛИ соединен с управляющим входом четвертого селектора и с третьим входом второго элемента И, выход третьего и выход четвертого элемента И соединены, соответственно, с единичным и нулевым входами триггера управления, единичный и нулевой вьаходы которого соединены, соответственно, со вторым входом шестого и вторым входом пятого элемента И.

На чертеже изображена блок-схема процессора с реконфигурацией.

Устройство содержит регистр 1 адреса операнда, первую 2 и вторую 3 локальные памяти, первый 4, второй 5 третий 6 и четвертый 7 селектору, первый 8 и второй 9 регистры ойеранда, первый 10 и второй 11 операционные блоки, первый 12 и второй 13 блоки контроля, первый элемент ИЛИ i4, блок 15 повторного запуска, регистр 16 адреса микрокоманды, к кото рому подключен управляющий вход 17 устройства, процессор включает паLMHTb 18 микрокоманд, выходы которой подключены к управляющим выходам 1 устройства. Кроме- того, процессор со держит первый 20 и второй 21 элементы И, блок 22 формирования синхроимпульсов, триггер 23 полутакта, третий 24, четвертый 25, пятый 26 и шес той 27 элементы И, элемент НЕ-28, вт рой 29 и третий 30 элементы ИЛИ, три гер 31 управления, синхровход 32 устройства. Процессор с реконфигурацией работает следующим образом. По каждому синхроимпульсу на синхровходе 32 блок 22 формирования синхроимпульсов формирует один из трех синхроимпульсов.(Блок 22 формирования синхроимпульсов может быть реализован с использованием, например, трехразрядного сдвигового регистра). Каждый из трех выходов блока 22 формирования синхроимпульсов соответствует одному из вырабатываемых им синхроимпульсов. Третий выход блока 22 формирования синхроимпульсов через пятый 26 и шестой 27 элементы И, управляемые, соответственно нулевым и единичным выходами триггера 31 управления, циклически заведен соответственно, на второй и третий входы блока 22 формирования синхроим пульсов. Если триггер 31 управления сбрасывается, то вслед за третьим синхроимпульсом вырабатывается первый. При наличии ошибки устанавливается триггер 31 управления и вслед за третьим синхроимпульсом формирует ся второй, т.е. блок 22 формирования синхроимпульсов в течение одного машинного такта может формировать одну из двух последовательностей синхроимпульсов , состоящую из трех синхроимпульсов - первого, второго.и третьего, и из пяти - первого, второго, третьего, второго, третьего. ; При отсутствии ошибок триггер 31 управления сбрасывается и вырабатывается последовательность из трех Ьинхроимпульсов. По первому синхро 1мпульсу такта производится занесейие информации в регистр 1 адреса операнда и в регистр 16 адреса микрокоманды. Адрес микрокоманды подается на вход памяти 18 микрокоманд .и производится считывание очередной микрокоманды.Адрес операнда из регистра 1 адреса операн да поступает на адресные входы первой 2 и второй 3 локгшьных памятей, откуда считывается старшая и младшая половинь операнда, которые через, третий Ъ и четвертый 7 селекторы по второму синхроимпульсу поступают в первый 8 и второй 9 регистры операнда и подаются на обработку в первый 10и второй 11 операционные блоки, ртаршая и младшая половины результата обработки через первый 4 и второй 5 селекторы подаются на входы первой 2 и второй 3 локальных памятей,куда они заносятся по третьему синхроим-, пульсу. Работу первого 10 и второго 11операционных блоков контролируют первый 12 и второй 13 блоки контроля. При наличии ошибки в одном из операционных блоков 10 и 11 сигнал с выхода первого 12 или второго 13 блока контроля запускает блок 15 повторного запуска, который обеспечивает повторное выполнение последней микрокоманды. Сигнал ошибки через первый элемент ИЛИ 14и третий элемент И 24 по третьему синхроимпульсу устанавливает триггер, 31 управления, что обеспечивает формирование в следующем машинном такте последовательности из пяти синхроимпульсов. Инвертированный элементом НЕ 28 сигнал ошибки подается на входы второго 29 и третьего 30 элементов ИЛИ. Сигнал ошибки управляет также работой первого и второго 5 селекторов, бло,кируя передачу через них информации с выхода неисправного блока обработки и разрешая - с выхода исправного. Триггер 23 полутакта устанавливается по первому синхроимпульсу в единицу , а по второму - в нуль. Выходы триггера 23 полутакта через второй 29 и третий 30 элементы ИЛИ управляют третьим 6 и четвертым 7 селекторами и записью результата в первую 2 и вторую 3 локальные памяти. При сброшенном триггере 23 полутакта на вход исправного блока обработки подается младшая половина операнда и второй 3 локальной памяти, туда же записывается полученная половина результата. Сформированный после третьего второй синхроимпульс устанавливает в единицу триггер 23 полутакта, что обеспечивает подачу на входы исправного блока обработки старшей половины операнда иа первой 2 локальной памяти и запись туда полученной половины результата. Использование предлагаемого решения позволяет практически в 1,7 1,8 раза сократить объем памяти микрокоманд. Формула изобретения Процессор с реконфигурацией, содержащий первую и вторую локальные памяти, регистр адреса операнда, лервый, второй, третий и чеиертый селекторы, первый и второй -регистры операнда, первый и второй операционные блоки, первый и второй блоки контроля, регистр адреса микрокоманды, память микрокоманд, блок НовторН9ГО запуска,первый и втйрой элементы И, первый элемент ИЛИ, причем выход реги стра адреса операнда соединен с адресны входом первой и адресным входом второй локальных памятей, выход первой локальной памяти соединен с первыми информационными входами третьего и четвертого селекторов, вторые информационные входы которых соединены с выходом второй локальной памяти, информационный вход которой соединен с выходом второго селектора, выход первсго селектора соединен с информационным входом первой локальной па мяти, управляющие входы первой и второй локальныхпамятей соединены, соответственно, с выходами первого и второго элементов И, первые входы ко торых соединены с первым, выходом памяти микрокоманд, второй выход которой соединен с первым входом регист- ра адреса микрокоманды, выход которого соединен с входом памяти микрокоманд, третий и четвертый выходы которой являются, соответственно, первым и вторыми управляющими выходами устройства, второй вход регистра адреса микрокоманды соединен с выходом блока повторного запуска, третий вход регистра адреса микрокоманды является управляющим входом устройства, выход третьего и четвертого селекторов соединены,соответственно, с информационным входом первого и информационным входом второго регистров операнда, выход первого и выход второго регистра операнда соединены, соответственно, с входами первого и второго операционных блоков, выход первого операционного бл ка соединен с первыми информационны входами первого и второго селекторо и входом первого блока к энтроля, выход которого соединен с первыми управляющими входами первого и втор го селекторов,первым/входом блока повторного запуска и первым входом первого элемента ИЛИ, выход второго операционного блока соединен со вто рыми информационными входами первог и второго селекторов и с входом вто рого блока контроля, выход которого соединен со вторыми управляющими входами первого и второго селекто.ров, со вторым входом блока повторного запуска и вторым входом первог элемента ИЛИ, о т л и ч а ю m и .и с я тем, что, с целью сокращения объема оборудования, в него введены лок Лормирования синхроимпульсов, риггер управления, триггер полутака, в торой и третий элементы ИЛИ, элемент НЕ и третий, четвертый, пятый и шестой элементы и, причем первый вход блока формирования синхроимпульсов является синхровходом устройства, второй и третий входы блока формирования синхроимпульсов соединены,соответственно, с выходами пятого и шестого элементов И, первый выход блсЗка (opмиpoвaния синхроимпульсов соединен с входом регистра сщреса операнда, четвертым входом регистра адреса микрокоманды, единичным входом триггера полутакта и первым входом третьего элемента И, второй выход блока формирования синхроимпульсов соединен с управляющим входом первого и управляющим входом второго регистров операнда и счетным входом триггера полутакта, третий выход блока формирования синхроимпульсов соединен со вторыми входами первого и второго элементов И и с первыми входами четвертого, пятого и шестого элементов И, выход первого элемен а ИЛИ соединен со вторым входом третьего элемента И и входом элемента НЕ, выход которого соединен с первыми входами второго и третьего элементов ИЛИ, вторые входы которых соединены, соответственно, с единичным и нулевым выходом триггера полутакта, выход второгр элемента ИЛИ соединен с управляющим входом третьего селектора, с третьим входом первого элемента И,со вторым входом четвертого элемента И, выход третьего элемента ИЛИ соединен с управляющим входом четвертого селектора и с третьим входом второго элемента И,выход третьего и выход четвертого элементов И соединены,соответственно, с единичным и нулевым входами триггера управления, единичный и нулевой выходы которого соединены, соответственно, со вторым входом шестого и вторым входом пятого элемента И. Источники информации, принятые во внимание при экспертизе 1. Патент ФРГ 2048473, кл.С 06 F 11/04, опублик.1975. 2. Патент Великобритании № 1466488, кл.С 4А, кл.С 06 F 11/00, опублик. 1977. 3. Патент Великобритании № 1264195, кл.С 4А, кл.С 06 F 7/33, 11/10, опублик. 1972 (прототип).