Устройство для контроля блоковОпЕРАТиВНОй пАМяТи Советский патент 1981 года по МПК G11C29/00 

Изобретение относится к запоминаю щим устройствам. Известно устройство для контроля блоков оперативной памятки, содержаще адресный блок, блок формирования дан ных, блок управления, , регистры и блок сравнения l. Недостатком этого устройства явля ется низкая надежность. Наиболее близким к предлагаемому техническим решением является устройство, содержащее блок формирования теста, подключенный к блоку управления, блок контроля считанной информации первые входы которьлх подключены ко входу устройства, первый счетчик, один из выходов которого соединен со входом второго счетчика, блок сравнения, первый вход которого подключен к.другому выходу первого счетчика, третий счетчик, вход. которого под.ключен к выходу второго счетчика, а выходы соединены соответственно со вторым входом блока сравнения и одним из входов блока управления, вторые входы блоков контроля считанной нфоЕ мации подключены -к выходам блока сравнения и блока управления/ выхо ды блоков контроля считанной информации соединены с другими входами блоков управления 2 . Недостатками этого устройства являются при1 «нение в нем длинных тестов, для обнаружения константных логических .неисправностей, отсутствие проверки схемы выбора кристалла полупроводникового накопителя и большие аппаратурные затраты для реализации устройства, что снижает быстродействие, точность контроля и надежность устройства. Цель изобретения - повыиение точности контроля, быстродействия и надежности устройства. Поставленная цель достигается тем, что в устройство для контроля блоков оперативной памятл, содержащее формирователь тестовых сигналов, счетчик, блок управления, блок индикации, и схему сравнения, причем одни из входов блока индикации подключены соответственно к первому входу схемы сравнения и входу устройства, к выходу схемы сравнения и первому входу блока управления, ко второму входу схемы сравнения, выходу формирователя тестовых сигналов и контрольному выходу устройства, другие входы блока индикации подключены к адресным выходам , устройства, один из которых соединен, со вторым входом блока управления, первый, второй и третий выходы блока управления подключены соответственно ко входу формиррвателя тестовых сиг налов, управляющемувыходу устройства и ко входу счетчика, введены блок свертки по модулю два, коммутаторы и элемент задержки, причем одни, из входов блока свертки по модулю два подключены к одним из выходов счетчика, первые входы одних из коммутаторов соединены с выходом блока свертки по модулю два, а первые входы других с. одними из входов счетчика, вторыэ входы коммутаторов подключены соответственно к другим выходам счетчика, другой вход блока свертки по модулю два и третьи входы коммутаторов соединены соответственно с четвертым и с пятым выходом блока управления, выходы коммутаторов подключены соответственно к адресным выходам устройства, вход элемента задержки соединен со вторым выходом блока управления, а выход - с третьим входом схемы сравнения, На чертеже изображена структурная схема предложенного устройства. Устройство содержит блок 1 управления, счетчик 2, служащий для формирования старших разрядов кода адреса, блок 3 свертки по модулю два, служащий для формирования младшего разряда кода адреса, формирователь 4 тестовых сигналов, имеющий вход 5, коммутаторы 6.1 и 6.2, имеющие выходы 7 и 8 соответственно, элемент 9 заде жки, блок 10 индикации, схему 11 сравнения с выходом 12, вход 13 устройства, адресные выходы 14.1 и 14.2 контрольный 15 и управляквдий 16 вы-ходы устройства. Одни из входов блок индикации 10 подключены соответствен но к первому входу схемы 11 сравнени и входу 13 устройства, к выходу 12 схемы 11 сравнения и первому входу блока 1 управления/ ко второму входу схемы 11 сравнения,, выходу формирова теля 4 тестовых сигналов и контрольному выходу 15 устройства. Другие входы блока 10 индикации подключены к адресным выходам 14.1 и 14.2 устройства, один из которых соединен со вторым входом блока 1 управления. Первый, второй и третий выходы блока 1 управления подключены соответствен но ко. входу формирователя 4 тестовых сигналов, к управляк1Д «у выходу 16 устройства и ко входу счетчика 2. Одни из входов блока 3 свертки по уюдулю два подключены- к выходам-счет чика 2. Первые входы одних из коммутаторов 6,1 и 6.2 соединены с выходом одних из коммутаторов- 6.1 и 6.2 соединены с выходом блока 3 свертки по модулю два а первые входы других коммутаторов 6.1 и 6.2 с одними из выходов счетчийа 2-. Вторые входы ком мутаторов 6.1 и 6.2 подключены соответственно к другим выходам счетчика 2. Другой вход блока 3 свертки по модулю два и третьи.входы коммутаторов 6.1 и 6.2 соединены соответственно с, четвертым и с пятым выходами блока 1 управления. Выходы 7 и 8 коммутаторов 6.1 и 6.2 подключены соответственно к адресным выходам 14;1 и 14.2 устройства.. Вход элемента 9 задержки соединен со вторым выходом блока 1 управленият а выход - с третьим входом схемы 11 сравнения. Адресные выходы 14.1 и 14.2 устройства подключаются соответственно к адресным входам и ко входам выбора кристалла контролируемого блока 17 оперативной памяти. Контрольный 15 и управлянвдий 16 выходы и вход 13 устройства подключены к соответствующим входам и выходу контролируемого блока. 17 оперативной памяти. Устройство работает следующим образ, ом. В исходном состоянии счетчик 2 устанавливается ,в нулевое состояние. На втором и четвертом выходах блока 1 управления формируется сигнал логическая единица. После пуска устройства в первом цикле контроля сметчик 2 и блок 3 свертки по модулю два генерируют первое подмножество адресов А , причем на выходе блока 3 свертки по модулю два формируется логический сигнал нуль, если число единиц кода счетчика 2 четно, и -логическая единица, если число единиц в коде счетчика 2 нечетно. При этом, в зависимости от технической реализации контролируемого блока 17 оперативной памяти, в первое подмножество А ячеек записывает тестовый код, содержащий единицы или нули во всех разрядах. Генерация тестового кода обеспечивается формирователем 4 тестовых сигналов. Первый цикл контроля заканчивается при появлении отрицательного фронта сигнала на. в.ходе одного из коммутаторов 6.1, с выхода 7 которого сигнал поступает на второй вход блока 1 управления. При этом количество ячеек, в ко торых записан тестовый код, определязтся по формуле Ъц-lcгде b - число.разрядов в .коммутаторе 6.1, блокируемых при выборе кристалла контролируемого 0лока оперативной памяти; k - число разрядов в коде адреса выбора кристалла. В начале второго цикла контроля блок 1 управления устанавливает счетчик 2 в нулевое состояние и на четвертом выходе блока 1 управления формирует логический нуль, затем с третьего выхода блока 1 управления ни вход счетчика 2 поступают импульсы, при этом счетчик 2 и блок 3 свер ки по модулю два Генерируют второе подмножество адресЬв А, причем формируется логический ноль, есличисло единиц кода счетчика 2 нечетно, и логическая единица, если число едини в коде счетчика 2 четно. Во второе подмножество ячеек записывается тестовый код, содержащий нули (единицы) во всех разрядах. В третьем и четвертом цикле контроля считывается информация с ячеек контролируемого блока 17 оперативной памяти в порядке ее записи, для чего н-а втором выходе блока 1 управления формируется логическая единица. Считанная информация сравнивается с эта лонной в схеме 11 сравнения, -для,чего формирователь 4 тестовых сигналов генерирует эталонные тесты, в той же последовательности, как и при записи При несовпадении считанной информаци с этсшонным тестом схема 11 сравнени формирует на своем выходе 12 сигнал неисправности, который поступает в блок 1 управления и блок 10 индикаци причем .блок 1 управления прекращает подачу импульсов на счетчик 2, а в блоке 10 индикации фиксируется и ото ражается информация о типе и месте неисправности, В пятом цикле контроля единичный код записывается-во второе А подмно жество ячеек, для чего на четвертом выходе блока 1 управления формируетс логический сигнал О, сигнал записи на втором выходе -блока 1 управления и логический сигнал единица.на вхо де 5 формирователя 4 тестовых сигналов , В шестом цикле контроля нулевой код записывается в первое А подмножество ячеек, ДЛЯ чего блок 1 управления формирует логическую единицу на своем четвертом выходе и логический ноль на входе 5 формирователя 4 тестовых сигналов, В седьмом и восьмом цикле контроля блок 1 управления обеспечивает считывание информации первого и второго подмножества ячеек в порядке записи и сравнение ее с, эталонной в схеме 11 сравнения, После успешного окончания восьмого цикла контроля за канчивается контроль схем выбора кри сталла, контролиЬуемого блока оперативной памяти, для осуществления которого потребовалось m 4 2 обращений к памяти, Для дальнейшего контроля блока 17 оперативной памяти блок 1 управления устанавливает счетчик 2 в нулевое состояние, затем подает логическую единицу на третьи входы коммутатора б, тем самым подключает к старшим ра рядам кода адреса выходы счетчика 2, а к младшему разряду - выход блока, 3, На остальных выходах блока 1 управления устанавливаются те же сигналы, что и в первом цикле контроля, При этом генерируется третье подмножество адресов А, которому принадлежат все двоичные адреса с четным числом единиц в коде. Работа устройства в девятом цикле контроля аналогична работе устройства в первом цикле контроля, В десятом цикле контроля на всех выходах, за исключением четвертого, блока 1 управления, формируются те же сигналы, что и -во втором цикле контроля. При этом генерируется четвертое подмножество адресов А , которому принадлежат двоичные адреса с нечетным числом единиц в коде, Дальнейшая pa6oTai устройства в десятом - шестнадцатом циклах контроля аналогична работе его в первых восьми циклах, за исключением того, что запись и считывание тестовой информации осуществляется по третьим А и четвер-тым подмножествам адресов. Таким образом, для обнаружения стантных неисправностей в блоке оперативной памяти потребуется L обращений к памяти, определяемое по формулеL 4N + m Технико-экономические преимущества предложенного устройства заключаются в том, что оно обеспечивает контроль схемы выбора кристалла контролируемого полупроводникового блока оперативной памяти, за счет чего повьшена точность контроля, причем для реализации предложенного устройства требуется меньше аппаратурных затрат, чем для известного, за счет чего повышены быстродействие и надежность устройства. Формула изобретения Устройство для контроля блоков оперативной памяти, содержащее формирователь тестовых сигналов,счетчик, блок управления, блок индикации и схему сравнения, причем одни из входов блока индикации .подключены соответственно к первому входу схемы сравнения и входу устройства, к выходу схемы сравнения и первому входу блока управления, ко второму входу схемы сравнения, выходу формирователя тестовых сигналов и контрольному выходу устройства, другие входы блока индикации подключены к адресным выходам устройства, один из которых соединен со -вторым входом блока управления , первый, второй и третий выходы блока управления подключены соответственно ко входу формироватея тестовых сигналов, к управляющеу выходу устройства, и ко входу счетчика, отличающееся тем, что, с целью повышения точности контроля, быстродействия и надежности устройства, оно содержит блок свертки по модулю два, коммутаторы и элемент задержки,; причем одни из входов блока свертки по модулю два подключены-к одним из выходов счетчика, перЬые входы одних из коммутаторов соединены с выходом блока свертки по модулю два, а первые входы других - с одними из выходов счетчика, вторые входы коммутаторов подключены ,;соответ ственно к другим выходам.счетчика, другой вход блока свертки по модулю два и третьивходы коммутаторов соедиваны соответственно с четвертым и с пятым выходами блока управления, выходы коммутаторов подключены соответственно к адресньш выходам устройства, вход элемента задержки соединен со вторым выходом блока управления, а выход - с третьим входом схемы сравнения . . Источники информации, принятые во внимание при экспертизе 1ч Авторское свидетельство СССР 601762, кл. G 11 С 29/00, 1978. 2. Авторское свидетельство СССР 615546, кл. G 11 С 29/00, 1978 (прототип).