Ячейка памяти для регистра сдвига Советский патент 1981 года по МПК G11C19/00 

(54) ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА

1

Изобретение относится к дифровой вычислительной технике и может быть использовано при построении различных запоминающих устройств, в частности, регистров сдвига, проектируемых в интегральном исполнении.

Известные ячейки памяти для регистров сдвига содержащие элементы памяти, соединенные последовательно, обладают ограниченной областью применения при построении программно-управляемых регистров, а в случае .изготовления регистров сдвига в интегральном исполнении практически нет возможности изменить число разрядов регистра сдвига I, 2 и 3.

Наиболее близкой к предлагаемой по технической сущности является ячейка памяти, содержащая последовательно соединенные элементы памяти, входы управления которых подключены к тактовой щине, элементы И, ИЛИ и инвертор, вход которого подключен к щине управления 4.

Недостатками такой ячейки памяти являются ее сложность и больщие аппаратурные затраты.

Цель изобретения - упрощение ячейки памяти для регистра сдвига.

Поставленная цель достигается тем, что в ячейке памяти для регистра сдвига, содержащей последовательно соединенные элементы памяти, входы управления которых соединены с тактовой щиной, информационный вход первого элемента соединен с выходом первого элемента И, выход последнего элемента памяти подкл Очен к одному из входов элемента ИЛИ, выход которого соединен с выходом ячейки памяти, другой вход элемента ИЛИ подсоединен к выходу второго элемента И, один из входов которого соединен со входом ячейки памяти, инвертор, вход которого подключен к щине управления, другой вход второго элемента И соединен с щиной управления, один из входов первого элемента .И подключен ко входу ячейки памяти, а другой вход первого элемента И соединен с выходом инвертора.

Сущность изобретения поясняется чертежом, на котором изображена функциональная схема предложенной ячейки памяти для регистра сдвига.

Она содержит элементы 1.1 - 1.К памяти, тактовую щину 2, элементы ИЗ и 4, инвертор 5, элемент ИЛИ 6, выход 7 ячейки памяти, вход 8 ячейки памяти, и шину 9 управления.

Ячейка памяти работает следующим образом.

По тактовой шине 2 поступают непрерывные тактовые сигналы Т (сдвигающие импульсы) на управляющие входы последовательно соединенных элементов 1.1-1.К памяти. Информация, которая хранится в элементах 1.1-1.К памяти, по каждому поступающему такту Т передается (сдвигается) из одного элемента памяти в последующий. Сигнал, который хранится в последнем элементе 1.К памяти, по каждому такту передается через элемент ИЛИ 6 на выход 7 ячейки памяти. Информационный сигнал, поступающий с выхода первого элемента И 3, по каждому такту записывается в первый элемент памяти 1.1 и хранится тац один ,такт. Таким образом, поступивший сигнал на вход элемента 1.1 памяти по каждому такту продвигается к выходу последовательно соединенных элементов 1.1-1.К памяти и далее через элемент ИЛИ 6 на выход 7 ячейки памяти.

Если информационный сигнал в виде логической «единицы поступает на вход 8 ячейки памяти, а на шину 9 управления подается логический «ноль, который через инвертор 5 логической «единицей воздействует на элемент И 3, то информационный сигнал со входа 8 ячейки памяти через первый элемент И 3, на котором происходит совпадение двух логических единиц, передается на вход первого элемента 1.1 памяти. Через определенное количество тактов Т информационный сигнал с последнего элемента 1.К памяти через элемент ИЛИ 6 появится на выходе 7 ячейки памяти. Следовательно, выходной сигнал ячейки памяти на выходе 7 имеет задержку сигнала по отношению к сигналу на выходе 8 ячейки памяти на количество тактов, которое определяется количеством последовательно соединенных элементов 1.1 - 1.К памяти. В то же время логический «О, поступающий по шине 9 управления, запрещает прохождение информационного сигнала ео входа 9 ячейки памяти через второй элемент И 4 на выход 7 ячейки памяти.

Если по шине управления 9 поступает логическая «единица то она через инвертор 5 запрещает на элементе И 3 прохождение информационных сигналов, поступающих со входа 9 ячейки памяти. Таким образом, информационные сигналы через первый элемент И 3 не пройдут на последовательно соединенные элементы 1.1 -1.К памяти. В то же время логическая «единица, поступающая по шине управления 9, разрешает прохождение информационного сигнала со входа 9 ячейки памяти через второй элемент И 4 и элемент ИЛИ 6 на выход 7 ячейки памяти без задержки на какое-либо число тактов по отношению к входному сигналу.

Таким образом, по щине 9 управления логическим сигналом можно управлять ячейкой памяти для сдвигового регистра, т.е. информационный сигнал, поступающий на вход 9, можно передать на выход 7 ячейки памяти, задержанный на определенное количество тактоа на последовательно соединенных элементах 1.1-1.К памяти. При задержке по шине З управления поступает сигнал логического «нуля, а без задержки - сигнал логической «единицы.

Для построения управляемого регистра сдвига ячейки памяти соед иняют последовательно выход 7 предыдущей ячейки памяти к входу 9 последующей ячейки памяти. При последовательном соединении Р таких ячеек памяти получается регистр сдвига, управляемый программно из вне, по количеству разрядов или регистр сдвига с программируемым числом разрядов. Наиболее удачный вариант регистра сдвига получается при последовательном соединении р ячеек памяти, при котором каждая ячейка памяти содержит 2 последовательно соединенных элементов памяти, где i-порядковый номер ячейки памяти от входа регистра. При этом код, поступающий по шинам 9 управления в ячейки памяти регистра, определяет разрядность регистра. Разрядность регистра находится в прямой зависимости от кода, поступающего по шинам 9 управления. В этом случае максимальная емкость регистра сдвига по числу разрядов будет тогда, когда на Q все р ячейки памяти по щинам 9 управления подается сигнал логического «нуля.

Максимальная емкость Pnwuo числу разрядов регистра сдвига определяется выражением

л 1-1

Р. г

max iif

где yi - число последовательно соединенных, ячеек памяти в регистре сдвига;6 - порядковый номер ячейки памяти

от входа регистра сдвига. При таком соединении ячеек памяти на одном общем выходе регистра сдвига можно получить регистр сдвига на любое желаемое число разрядов в пределах Рщак, т.е. универсальный регистр по числу разрядов за счет программного управления ячейки памяти. На одном общем выходе при одном общем входе регистра сдвига можно получить задержку входного сигнала на количество тактов, определяемое натуральным рядом 0 чисел в пределах Рщ благодаря управлению ячейками памяти по шинам 9 управле ния. Код, поступающий по шинам 9 управления на ячейки памяти, определяет заданное количество разрядов регистра сдвига. Заданное число разрядов регистра сдвига Р

3 определяется выражением

i-1

где В(, - сигнал, поступающий по шине 9 управления i-й ячейки памяти, принимающий значение логического «нуля или логической «единицы. Таким образом, задавая определенные сигналы по шинам 9 управления в каждой последовательно соединенной ячейке памяти получают программно управляемый на всевозможное число разрядов регистр сдвига. Это имеет значение при проектировании сдвиговых регистров в интегральном исполнении, когда регистр выполняется в одном корпусе на одном кристалле и изменению не подлежит. Следовательно, изменить разряд ность регистра сдвига можно только программно по шинам управления. В этом случае на одном и том же выходе можно получить задержку информационного сигнала на всевозможное число разрядов,- что значительно расширяет области применения ячейки памяти. Использование предлагаемой ячейки памяти в вычислительной технике и различных телеметрических системах дает народному хозяйству значительный экономический эффект. . По сравнению с предлагаемым устройством дополнительно имеет элемент И и элемент ИЛИ с соответствующими связями. Если реализовать регистр с Ртвж 256 разрядов, то требуется 6 последовательно соединенных ячеек памяти, которые реализуются, например на МОП-интегральных схемах (ИС) серии К-172. Следовательно, регистр прототипа будет содержать на 8 схем И и 8 схем ИЛИ больше чем предлагаемый регистр,;т.е. на 6 ИС больше. Стоимость одной ИС равна 50 коп. СледЪвательно, стоимость реализации дополнительных схем такого регистра равна 6 X 0,5 3 (руб) Если например, предприятие выпускает 100000 таких регистров, то годовая экономия от внедрения предлагаемого изобретения составит 300000 руб. При построений электронных клавишных вычислительных машин очень часто требуется два или три регистра с числом разрядов 144. Если использовать регистры сдвига 186 серии, выполненные в интегральном исполнении, то для реализации регистра сдвига на 144 разряда требуется 5 регистров серии 186. Для реализации трех регистров соответственно требуется 15 регистров серии 186. Каждый регистр серии 186 стоит примерно 10 руб. Общая стоимость регистров равна 10X15 150 (руб.). Для реализации регистра сдвига на 144 разряда требуется один предложенный регистр, а для трех регистров требуется три предложенных регистра. Стоимость предлагаемого регистра, выполненного в интегральном исполнении на МОП-структурах примерно равна стоимости одного регистра серии 186. Следовательно, стоимость 3-х регистров в этом случае равна 10x3 30 (руб) Экономический эффект на одну клавишную машину составит 150-30 120 (руб.). В случае выпуска 1000 штук машин годовой экономический эффект составит 120000 руб. Кроце того, уменьшаются монтажные работы, габариты аппаратуры. Уменьшаются и другие расходы. Применение таких регистров сдвига в других областях так же даст народному хозяйству значительный экономический эффект. В случае изготовления таких регистров в интегральном исполнении упрощается разработка топологии кристалла, уменьшается кО(Личество связей на кристалле, что влечег за собой уменьшение площади кристалла. Уменьшается количество выводов из кристалла в корпусе, что в конечном итоге повышает надежность работы такого регистра. Формула изобретения Ячейка памяти для регистра сдвига, содержащая последовательно соединенные элементы памяти, входы управления которых соединены с тактовой шиной, информационный вход первого элемента памяти соединен с выходом первого элемента И, выход последнего элемента памяти подключен к одному из входов элемента ИЛИу выход которого соединен с выходом ячейки памяти, другой вход элемента ИЛИ подсоединен к выходу второго элемента И, один из входов которого соединен со входом ячейки памяти, инвертор, вход которого подключен к шине управления, отличающаяся тем, что, с целью упрощения ячейки памяти, в ней другой вход второго элемента И соединен с шиной управления, один из входов первого элемента И подключен ко входу ячейки памяти, а другой вход первого элемента И соединен с выходом инвертора. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 427397, кл. G 11 С 19/00; олублик. 1974. 2.Авторское свидетельство СССР № 432602, кл. G 11 С 19/00, опублик. 1974. 3.Валиев К. А. и др. Цифровые интегральные схемы на МОП-транзисторах.. М., «Советское радио, 1971, с. 285. 4.Авторское свидетельство СССР по заявке № 2446083/18-24, кл. G 11 С 19/00, 18.01.79 (прототип).