Ячейка памяти для регистра сдвига Советский патент 1980 года по МПК G11C19/00 

выход 8 ячейки памяти, второй эле;)ент ИЛИ 9, второй элемент И 10, третий элемент И 11, инвертор 12, второй выход 13 ячейки памяти, первый вход 14 ячейки памяти, второй вход 15 ячейки памяти.

Ячейка памяти работает следующим образом.

По тактовой шине 2 поступают непрерывно тактовые сигналы Т (сдвигающие нмпульсы) па управляющие входы последовательно соединенных элементов памяти блока 1. Информация, которая хранится в элементах памяти по каждому поступаюи1ему такту Т передается (сдвигается) из одного элемента памяти в последую иди и. Сигнал, который хранится в последпем элементе памяти 6, по такту передается через первый элемепт ИЛИ 7 иа первый выход 8 ячейки памяти. Сигнал, поступающий с выхода первой схемы И 4, но каждому такту записывается в иервый элемепт намят 3 последовательно соеднне1:1 ых элементов памяти блока 1 и храпитея там одни такт. Таким образом, поступившнй сигнал на вход элемента иамятп 3 по каждому такту нродвигается к выходу последовательно соединенных элементов памяти блока 1 и далее через элемент PI Л И 7 на нервый выход 8 ячейкн памяти.

Если информационный сигнал в виде логической «1 постуиает на второй вход 15 ячейкн памяти, а па шину 5 управления подается логическая «1, то информационный сигнал ео второго входа 15 ячейки памяти через вторую ехему ИЛИ 9 и нервую схему И 4, на которой нроисходит совнаденне двух логических «1, передается иа вход иервого элемента намятп 3 последовательно соединенных элементов памятп блока 1. Через определенное количество тактов Т информационный сигнал с носледнего элемента памяти 6 через элемент ИЛИ 7 появится на нервом выходе 8 ячейки памяти. Следовательно, выходной сигнал ячейки памяти па выходе 8 будет иметь задержку информационного сигнала по отнощению к сигналу на втором входе 15 ячейки памяти на количество тактов, которое определяется количеством последовательно соединенных элементов памятп блока 1.

В то же время логическая «1, ноетунающая по шине 5 управления, через инвертор 12 запрещает прохождение информационного сигнала со второго входа 15 ячейки памяти через третий элемент PI 11 па элемепт ИЛИ 7, поэтому входной сигнал со входа 15 через элемепт И 11 ие пройдет на первый выход 8 ячейки памяти. Логическая «1 на шине 5 управления через ипвертор 12 запрещает прохождепие информацнонпого сигнала, поступающего по первому входу 14 ячейкн намяти, через второй элемент И 10 иа второй выход 13 ячейки памяти.

Если по шине 5 управления поступает логический «О, то он запрещает па элемеите

И 4 прохождение нпформацноппых tiirnaлов, поступающих с первого 14 и второго 15 входов, через элемент ИЛИ 9. Таким образом, ппформациоипые сигпалы через элемепт И 4 не пройдут на последовательно соединенные элементы памяти блока 1. В то же время логический «О, поступающий по шипе 5 унравлення, через инвертор 12 логической «I разрешает прохождение ипформациоппого спгпала со второго входа 15 через третий элемент PI 11 и нервый элемент ИЛИ 7 на не|)вый выход 8 ячейки памятп без задерлск): па какое-лпбо число тактов по отношению к входному сигналу. Логпческпй «О, поступающей по шипе 5 управления, через инвертор 12 разрешает прохождепие информацноппого сигнала со входа 14 ячейки памятп через второй элемепт IT 10 па второй выход 13 ячейки памяти без задержки.

Таким образом, по шине 5 управления лог11ческпм сигпа;юм можно управлят ячейкой памяти для сдв ;гового регистра, т. с. 1пформапионп1лй сигпал, поступающий иа вход 14 пли вход 15, можно передат) иа выход 8 ячейки памяти задержанным на определеппое колпчество тактов па последовательно сседипеппых элементах памятп блока I, если но щ;.не 5 управления поступает спгпал логической «1, или без задержки, если ио нп1не 5 уиравления ностунает спгпал логического «О. На второй выход 13 ячейки памяти ипформацпоиный сигиал со входа 14 поступает без задержки, еслп по П1пие 5 управлеппя поступает спгпал логического «О. Если же по шипе 5 управления поступает сигнал логической «1, то на второй выход 13 ячейкн памят11 ииформапиопный снгпал со входа 14 пе пройдет.

Для построепия управляемого регистра сдвига ячейки памяти должны соединяться носледовател1,но: первый выход 8 предыдущей ячейки памяти подключается ко второ.му входу 15 последующей ячейки памятп, а второй выход 13 предыдущей ячейки памяти подключается к первому входу 14 последующей ячейки памятп.

Ирн последовательном соедииеиии п таких ячеек иамяти получается регпстр сдвига, управляемый программпо извне но количеству разрядов, или регистр сдвига с нерепрограммируемым числом разрядов. Наиболее удачный вариапт регистра сдвига получается при иоследовательном соединения п ячеек намяти, прн котором каждая ячейка намяти содержат последовательпо соедппепных элементов памяти, где i - порядковый помер ячейки памяти от входа регистра. При этом код, поступающий по шппам 5 управлеппя в ячейкп памяти регпстра, определяет разрядность регпстра. Разрядность регистра иаходится в нрямой завнсимости от кода, поступающего по щппам 5 управленпя. В этом случае максимальная емкость регистра сдвига по числу разрядов будет тогда, когда на все п ячеек памяти по шинам 5 управления подается сигнал логической «1. Максимальная емкость по числу разрядов регистра сдвига будет определяться следующим выражением: где я - число последовательно соединенных ячеек памяти в регистре сдвига; i - порядковый номер ячейки памяти от входа регистра сдвига. При таком соединении ячеек памяти на одном общем выходе регистра сдвига можпо получить регистр сдвига па любое желаемое число разрядов в пределах , т. е. универсальный регистр по числу разрядов за счет программного управления ячейками памяти. На одном общем выходе при одном общем входе регистра сдвига можно получить задержку входного сигнала на количество тактов, определяемое натуральным рядом чисел в пределах Лмакс, благодаря управлению ячейками памяти по шинам 5 управления. Код, поступающий по щипам 5 управления на ячейки памяти, определяет заданное количество разрядов регистра сдвига. Заданное число разрядов регистра сдвига N определяется по следующему выражению: N,B,. где Bi - сигнал, поступающий по щине 5 управления f-той ячейки памяти, принимающий значение логического «О или логической «1. Таким образом, задавая определенные сигналы по шинам 5 управления в каждой последовательно соединенной ячейке памяти можно получить программно управляемый на всевозможное число разрядов регистр сдвига. Особенно это имеет большое значение при проектировании сдвиговых регистров в интегральном исполнении, когда регистр выполняется в одном корпусе на одном кристалле и изменению не подлежит. Следовательно, изменить разрядность регистра сдвига можно только программно по шинам управления. В этом случае на одном и том же выходе можно получить задержку информационного сигнала на всевозможное число разрядов, управляя программно, что значительно расширяет область применения ячейки памяти. Формула изобретения Ячейка памяти для регистра сдвига, содержащая последовательно соединенные элементы памяти, входы управления которых подключены к тактовой шине, вход первого элемента памяти соединен с выходом первого элемента И, первый вход которого соединен с шиной управления, а выход последнего элемента памяти соединен с первым входом первого элемента ИЛИ, выход которого соединен с первым выходом ячейки, отличающаяся тем, что, с пелью расширения области применения ячейки памяти за счет программного управления ею, в нее введены второй элемент ИЛИ, второй и третий элементы И и инвертор, вход которого соединен с шиной управления, а выход - с первыми входами второго и третьего элементов И, выходы которых соединены соответственно со вторым выходом ячейки памяти и со вторым входом первого элемента ИЛИ, второй вход второго элемента И соединен с первым входом ячейки памяти и с первым входом второго элемента ИЛИ, второй вход которого соединен со вторым входом ячейки памяти п со вторым входом третьего элемента И, выход второго элемента ИЛИ соединен со вторым входом первого элемента И. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР Л 427387, кл. G ПС 19/00, 1974. 2.Авторское свидетельство СССР 432602, кл. G ПС 19/00, 1974. 3.Валиев К- А. н др. Цифровые интегральные схемы на МДП-транзисторах. - М.; Советское радио, 1971, с. 285. 4.Бузунов Ю. А., Вавилов Е. Н. Принципы построения цифровых вычислительных машин. - К-; Техника, 1972, с. 125. 5.Пухальский Г. И. Логическое проектирование цифровых устройств радиотехнических систем. - Л.; ЛГУ, 1976, с, 171, рис. 4.5.1 (прототип).

л-il Ф

J: