Запоминающее устройство с самоконтролем Советский патент 1981 года по МПК G11C29/00 

I

Изобретение относится к запоминающим устройствам.

Известно запоминающее устройство, в котором .каждое слово содержит три контрольных разряда, в один из которых записывается дополнение до нечетности кода информационных разрядов записываемого числа, а в два других прямой и обратный код остатка от деления кода адреса ячейки на три У

Недостатком этого устройства является его низкая надежность.

Наиболее близким техническим решением к предлагаемому является запоминающее устройство, содержащее регистр адреса, входы которого соединены с адресной шиной устройства, выходы старших разрядов - с входами дешифратора и управлякнцими входами первого коммутатора, а выходы младших разрядов с адресными входами накопителя, стробирунище входы которого подключены к соответствующим выходам дешифратора, а выходы - к соответствующим информационным входам первого коммутатора 2 .

Недостатком этого устройства является отсутствие контроля операции записи, адресации при считывании, контроля усилителей считывания и. неисправностей в накопителе, что ооуславливает низкую надежность запоминающего устройства.

Цель изобретения - повышение на10дежности устройства.

Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее регистр адреса, дешифратор, накопитель и- первый ком15мутатор, причем входы регистра адреса соединены с адресными шинами устг ройства, одни из выходов - со входами дешифратора и утфавляющими входами первого коммутатора, а другие выходы20с адресными входами накопителя, стробирукядие входы которого подключены к соответствующим-выходам дешифратора а выходы - к информационным входам первого коммутатора, выход которого является информационным выходом устройства, введены регистр информации, формирователь контрольных сигналов, второй коммутатор, элемент РАВНОЗНАЧНОСТЬ, элемент И и элемент ИЛИ, причем первый вход второго коммутатора подключен к выходу первого коммутатора и первому входу элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с первым входом элемента ИЛИ, выходы второго коммутатора подключены к информационным входам формирователя контрольных сигналов, япресные входы которого соединены с адресными входами накопителя, а выход подключен к первым входам элемента И и регистра информации, второй вход которого подключен ко второму входу второ го коммутатора и информационному входу устройства, а третий вход - к упра ляющей шине устройства, третьему входу второго коммутатора и входу элемен та задержки, выход которого соединен с управляющими входами накопителя, вторым входом элемента РАВНОЗНАЧНОСТЬ и вторым входом элемента И, выход которого подключен ко второму входу элемента ИЛИ, выход которого является контрольным выходом устройства, выход регистра информации соединен с третьим входом элемента РАВНОЗНАЧНОСТЬ и информационными входами накопителя На чертеже изображена функциональная схема предложенного устройства. Устройство содержит регистр 1 адре

са, дешифратор 2, накопитель 3, первый коммутатор 4, регистр 5 информации, элемент РАВНОЗНАЧНОСТЬ 6, элемен ИЛИ 7, элемент И 8, второй коммутатор 9, формирователь 10 контрольных сигналов , элемент 11 задержки, адресную 12 и управляющую 13 шины. Устройство имеет информационные вход 14 и выход 15 и контрольный выход 16. Входы регистра 1 адреса соединены с адресными шинами 12 устройства, одни из выходов - со входами дешифратора 2 и управляющими входами первого коммутатора 4, а другие выходы - с адресными входами накопителя 3. Стробирукщие входы накопителя 3 подключены к соответствующим выходам дешифратора 2, а выходы - к информационным входам первого коммутатора 4, выход которого является информационным выходом 15 устройства. Первый вход второго коммутатора 9 подключен к выходу первого коммутатора 4 и первому входу элеменоперации записи информация заносится в регистр 5 информации по второму входу и, кроме того, через второй вход второго коммутатора 9, стробируемого кодом операции Запись, поступает на второй вход формирователя 10 контрольных сигналов, на первый вход которого подаются одновременно мпадшие разряды кода адреса с регистра 1 адреса.

Формирователь 10 контрольных сигналов представляет собой схему сверт,ки, например, по модулю 2, и формирует два контрольных разряда для записываемой или считываемой информации в младших разрядах кода адреса. Выбор функции (четность или нечетность определяется технической

реализацией накопителя 3. Если не- выбранный кристалл накопителя 3 формирует на выходе первого коммутатора 4 слово с единицами во всех разрядах та РАВНОЗНАЧНОСТЬ 6, выход которого соединен с первым входом элемента ИЛИ 7. Выходы второго коммутатора 9 подключены к информационным входам формирователя 10 контрольных сигналов, адресные входы которого соединены с адресными входами накопителя 3, а выход подключен к первым входам элемента И 8 и регистру информации 5. Второй вход регистра 5 информации подключен ко второму входу второго коммутатора 9 и информационному входу 14 устройства, а третий вход - к управляющей шине 13 устройства, третьему входу второго коммутатора 9 и входу элемента 11 задержки. Выход элемента-11 задержки соединен с управляющими входами накопителя 3, вторым входом элемента РАВНОЗНАЧНОСТЬ 6 и вторым входом элемента И 8, выход которого подключен ко второму входу элемента ИЛИ 7, выход которого является контрольным выходом 16 устройства. Выход регистра 5 информации соединен с третьим входом элемента РАВНОЗНАЧНОСТЬ 6 и информационными входами Накопителя 3. Устройство работает следукядим образом. При внешнем обращении к запоминающему устройству на адресных шинах 12 устанавливается адрес выбираемой ячейки, на управляющей шине 13 код операции (запись или считывание), на информационном входе 14 - записываемая информация. При выполнении или слово с нулями во всех разрядах, то присутствует ошибка адресации при считывании и формирователь 10 контрольных сигналов формирует сигнал четности при четном и сигнал нечетности при нечетном числе информационных разрядов, поступающих в режиме считывания с выхода.первого коммутатора 4 через первый вход второго коммутатора 9 на информационный вход формирователя 10 контрольных сигналов . Таким образом по заданному закону формируются контрольные разряды, которые заносятся по первому входу в регистр 5 информации и происходит формирование информационного слова, записываемого в выбранную ячейку накопителя 3. При этом запись в накопитель 3 производится по сигналу с управляющей шины 13, поступающе му череь .элемент 11 задержки на управ ляющие входы накопителя 3. Элемент 11 задержки осуществляет задержку управляющего сигнала на время формиро вания информационного слова Б регист- ре 5 информации. При этом, при правильном функционировании устройства на выходе первого коммутатора 4 появляется одновременно информация, инверсная записываемой. Эта информация поступает на первый вход элемента РАВНОЗНАЧНОСТЬ 6, на третий вход кото рого подается записываемая информация с выхода регистра 5 информации. Элемент РАВНОЗНАЧНОСТЬ 6 стробируется по второму входу сигналом Запись и формирует сигнал 1 в случае совп дения сравниваемых сигналов а в случае несовпадения формирует сигнал О Таким образом, если в процессе записи в информационном или адресном тракте есть неисправность, то она обнаруживается элементом РАВНОЗНАЧНОСТЬ 6, сигнал ошибки с выхода которого поступает через элемент ИЛИ 7 на контрольный выход 16 устройства. При записи элемент И 8 закрыт сигналом Запись с управляющей шины 13, проходящей через элемент 11 задержки При выполнении операции считывания аналогично режиму записи выполняется контроль наличия неисправностей в ячейках накопителя 3 и в адресном тракте. Правильность адресации к кристаллу накопителя 3 проверяется первым коммутатором 4. Если в режиме считывания дешифратор 2 не правильно указал адрес выбираемого кристалла накопителя 3, то на выходе первого коммутатора 4 появляется информация, при которой формирователь контрольных сигналов выдает сигнал ошибки, поступающий через элемент И 8 и элемент ИЛИ 1 7 на контрольный выход 16 Устройства. На втором входе элемента И 8 при этом установлен разрешающий сигнал кода операции считывания Технико-экономическое преимущество предложенного устройства заключается в его повышенной по сравнению с известным надежности, так как в нем контролируется правильность адресации и наличие неисправностей в накопителе в режимах записи и считывания. Формула изобретения Запоминающее устройство с самоконтролем, содержащее регистр адреса, дешифратор, накопитель и первый коммутатор, причем входы регистра адреса соединены с адресными шинами устройства, одни из выходов - со входам дешифратора и управляющими входами первого коммутатора, а другие выходы с адресными входами накопителя, .строк бирующие входы которого подключены к соответствующим выходам дещифратора, а выходы - к информационным вхо дам первого коммутатора выход которого явочяется информационным выходом устоойства, отличающееся тем, что, с целью повьш1ения надежности устройства, оно содержит регистр информации, формирователь контрольных сигналов, второй коммутатор, элемент РАВНОЗНАЧНОСТЬ, элемент И и элемент ИЛИ, причем первый вход второго коммутатора подключен к выходу первого коммутатора и первому входу элемента РАВНОЗНАЧНОСТЬ, илход которого соединен с первым входом элемента ИЛИ, выходы второго коммутатора подключены к информационным входам формирователя контрольных сигналов, адресные входы которого соединены с адресными входами накопителя, а выход подключен к первым входам элемента И и регистра информации,- второй вход которого подключен ко второму входу второго коммутатора и информационному входу устройства, а третий вход - к управляющей шине устройства, третьему второго коммутатора и входу элемента задержки,

ход которого соединен с управляющими входами накопителя, вторым входом элемента РАВНОЗНАЧНОСТЬ и вторым входом элемента И, выход которого подключен ко второму входу элемента ИЛИ, выход которого является контрольным выходом устройства, выход регистра информации соединен с третьим входом элемента РАВНОЗНАЧНОСТЬ

8

и информационными входами накопителя,

Источники информации, принятые во внимание при экспертизе

1.. Авторское свидетельство СССР № 467409, кл. Q II С 29/00, 1975,

2, Авторское свидетельство СССР № 631991, кл, G 11 С 17/00, 1978 (п тотип),

1-