Запоминающее устройство с самоконтролем /его варианты/ Советский патент 1986 года по МПК G11C29/00 

ю ю

оо ел

00

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в системах, которые требуют использования высоконадежных схем памяти.

Цель изобретения - расширение области применения устройства за счет обеспечения его работы с большей разрядностью.

На фпг. 1 представлена блок-схема устройства, первый вариант: на фиг. 2 - блоксхема устройства, второй вариант; на фиг. 3 - блок-схема устройства, третий вариант; па фиг. 4 - схема блоков контроля; па фпг. 5 - liyMepaiuH выводов и yc;ioBное графическое и.чображение блоков контроля; на фиг. 6 - таблица режимов работы б.юков контро:1я; на фиг. 7 выражения для подсчета контрольных разрядов модифицированного кода Хэмминга; на фиг. 8 - пример реализации первого и третьего формирователей сигналов четности; на фиг. 9 - пример реа;1изации первого блока сравнения; па фиг. 10 - пример реализации второго и четвертого формирователей сигналов четности для первого и третьего вариантов; па фиг. 11 - то же, для второго варианта; на фиг. 12 - при.мер реализации первого п второго узлов контроля; па фиг. 3 -- пример реализации второго блока сравнения; на фиг. 14 - пример реализации дец ифратора; на фиг. 15 пример реализации блока коррекции ошибок и первого коммутатора.

Запоминающее устройство с самоконтролем и его варианты содержит накопитель 1, адресные входы 2, первый вход 3 управления записью - считывапием, второй вход 4 управления обращением, инфор.мапионные входы 5, первый 6, второй 7, третий 8 и четвертый 9 формирователи сигналов четности, нервый блок 10 контроля, входы 11 второй группы накопителя, входы 12 третьей 1руппы накопителя, унравляюшие входь: 13 первой группы устройства, выходы 14 первой группы накопителя, блок 15 коррекции oinnбок, информационные выходы 16 устройства, первый коммутатор 17, первый блок 18 сравнеиия, дешифратор 19, контрольные выходы 20 устройства, второй блок 21 сравнения, выходы 22 второй группы накопителя, второй блок 23 контроля, управляющие входы 24 второй группы устройства, выходы 25 третьей группы накопителя, третий управляющий вход 26 устройства, первый узел 27 контроля, второй узел 28 контроля, второй коммутатор 29, четвертый вход 30 управления. В состав блока контроля входят блоки задания обмена информационными 31 и контрольными 32 разрядами, блок 33 управления, корректирующий блок 34, генератор 35 контрольных разрядов, дешифратор 36 адреса ошибки, генератор 37 синдрома ошибки, формирователь 38 флагов, входы - выходы информационных 39 и контрольных 40 разрядов, управляющие входы 41 и контрольные выходы 42.

На фиг. 8 представлен пример реализации формирователя 6(8) для всех трех вариантов для случая 64 информационных разрядов (четыре группы по 16 разрядов). В этом случае необходимо восе.мь контрольных разрядов кода Хэмминга. Блок 6(8) реализуется на формирователях 43 и 44 четности.

На фиг. 9 представлена структурная схема, которая может быть иснользована в качестве блока 18 сравнения, реализовашюго на формирователях 45 и 46 четности.

На фиг. 10 представлена структурная схема блока 7(9) д. первого и третьего вариантов. Блок содержит 16 фор.мирователей

5 47 --62 четности, каждый имеет по четыре входа.

На фиг. 1 1 представлена структурпая схема блока 7(9) для второго варианта. Блок содержит njecTb ф Jpмиpoвaтeлeй 63-68 чет0 пости, каждый имеет по четыре входа.

Для второго вариапта узел 27(28) состоит из четырех БИС коррекции. Каждая БИС подключена к своим 16-ти инфор.мационным разрядам. Подключение входов представлено на фиг. 12.

5 На фиг. 13 дана структурная схема, которая может быть использована при реа,чизации блока 21 сравнения. Он содержит формирователи 69--74 четности.

На фиг. 14 нpi.уставлен нри.мер реализации дешифратора 19. Он содержит де ниф0ратор 75, элементы И 76-91, выходы которых составляют нервую группу выходов, элементы ИЛИ 92-94 ИЛИ---НЕ 95 и 96, ИСКЛЮЧАЮЩЕЕ ИЛИ 97. ИЛИ --НЕ 98, 2И--ЗИЛИ 99, выходы элементов 98 и 99 составляют вторую группу выходов дешифра тора 19.

На фиг. 15 представлена реализация блока 15 коррекции ошибок и ком.мутатора 17. Блок 15 содержит 64 двухвходовых формирователя четности. Блок 17 содержит 16 стро0 бируемых мультиплексоров. Вход 26 стробирует работу коммутатора. В качестве му.льтиплексоров может быть использована микросхема 1.55ИДЗ.

В качестве коммутатора 29 можно исS пользовать шин11ые формирователи типа

589АГ116. Управляемь Й вход 30 управляет

переходом из режима «Три состояния в

режим «Включено и обратно.

Дешифратор 19 (фиг. 3) указывает на номер группы из 16 разрядой. в котором произошла ошибка.

В качестве коммутатора 17 в третьем варианте устройства может быть использовано ИМС 531КН 1.

Устройство работает следуюн1.им образом. 5 Режим записи информационных и контрольных разрядов.

По адресным шинам 2 ноступают коды адресов чисел, ко орые должны быть занисаны в очередном цикле записи. На шине 3 устанавливается сигнал записи, например, «Лог. О. Информационные разряды поступают по шинам 5. По входу 4 поступает сигнал обращения, например, «Лог. О. Информационные разряды (их 64) поступают на входы первой группы накопителя I, кроме того, они поступают на входы блоков 6 и 7. Блок 6 вырабатывает значения двух контрольных разрядов. Первый контрольный разряд - это четность значений разрядов 17- 32 и 49-64. Второй контрольный разряд - это четность значений разрядов 33-64. Для выполнения этой операции потребуется пять ярусов при реализации блока на двухвходовых элементах типа ИСКЛЮЧАЮЩЕЕ ИЛИ, т.е. задержка составляет примерно 50 НС (для ИМС К531ЛП5). В это время в блоке 7 происходит выработка 16 промежуточных значений из 64 информационных разрядов. Первые разряды со всех четырех модулей складываются по четности в формирователе 47 четности (фиг. 10). В формирователе 48 четности складываются вторые информационные разряды из каждого модуля и т.д., в формирователе 62 четности- 16-е информационные разряды. При реализации на двухвходовых ИМС типа К531ЛП5 требуется два яруса, т.е. задержка составляет около 20 не. Полученные в блоке 7 16 промежуточных разрядов поступают в блок 10, который в режиме генерации контрольных разрядов имеет задержку 40 не. Поэтому контрольные разряды поступают на входы 11 второй и 12 третьей групп накопителя 1. Это означает, что сигнал обращения, поступивший по входу 4, должен быть увеличен на время задержки в блоках б, 7 и 10. Таким образом, сигнал обращения в режиме записи должен иметь длительность, превосходящую время срабатывания в блоках 6, 7, 10 и I. Режим считывания. По адресным щинам поступают коды адресов чисел, которые должны быть считаны в данном цикле считывания. На щине 3 устанавливается потенциал разрещения считывания, например, «Лог. 1. На шину 4 поступает сигнал обращения, например, «Лог. О. Спустя время, необходимое для выборки информации из накопителя 1, код считанного числа появляется на выходах 14 первой группы накопителя 1 и поступает на входы блока 15 коррекции ощибок формирователей 8 и 9 сигналов четности. Одновременно значения контрольных разрядов с выходов 22 второй и 25 третьей групп поступают на соответствующие входы блоков 18 и 21 сравнения. Блок 8 имеет реализацию, аналогичную блоку 6 и, следовательно, имеет задержку около 50 НС. В блоке 18 сравнения происходит поразрядное сравнение со значениями соответствующих контрольных разрядов, поступающи.х с выходов 25 накопителя 1. Блок 9 и блок 23 работают аналогично блокам 7 и 10, вследствие чего на выходе через 60 не получают значения luecти контрольны.х разрядов, которые поступают на один из входов блока 21 сравнения, на другие входы поступают значения контрольных разрядов с выходов 22 накопителя 1. В блоке 21 также происходит неразрядное сравнение поступающих кодов. Реализация блоков 18 и 21 представлена на фиг. 9 и 13 соответственно, шестиразрядный код синдрома ошибки поступает на дешифратор 19, реализация которого представлена на фиг. 14. Дешифратор 19 вырабатывает адрес одноразрядной ошибки (на одном из 16 выходов появляется сигнал признака ошибки) , которая корректируется, либо вырабатывается признак многократной ошибки (из числа тех, которые обнаруживаются), который поступает на выход 20 устройства. Задержка в дещифраторе 19 может достигать 40 НС. Таким образом, через 1 10 не после считывания информационных и контрольных разрядов на входах коммутатора 17 появляется адрес одноразрядной ошибки с выхода дешифратора 19 и результат сравнения контрольных разрядов с выхода блока 18. В этот момент может быть подан стробирующий сигнал на вход 26 устройства. В случае возникновения многократной ошибки сигнал на вход 26 может не подаваться, если внешнее устройство анализирует сигналы с выхода 20. С помощью коммутатора 17 обеспечивается коммутирование значения одного из 16 разрядов в тот 16-разрядный модуль, в котором происходит ошибка (но.мер модуля в двоичном коде поступает из блока 18). В качестве коммутатора 17 может быть использована группа мультиплексоров, в качестве которых можно использовать дешифратор. Управляюпдие входы подключаются следующим образом: один управляющий вход всех дешифраторов объединяется и составляет управляющий вход 26. Другой управляющий вход каждого из дещифратора (их всего 16) подключается к соответствующему выходу дещифратора 19. Информационные входы коммутатора подключаются к выходу блока 18. После задержки в коммутаторе 17 сигнал одноразрядной ошибки поступает в блок коррекции ошибок, который, может быть реализован на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ. Вследствие этого значение ошибочного разряда инвертируется, что и обеспечивает поступление на выходы 16 исправленного числа. Общая задержка до выдачи исправленного числа без учета времени считывания из накопителя 1 составляет около 140 не при реализации на указанных -элементах. В ряде случаев целесообразно выходы блока 18 через элемент ИЛИ подать на выход (например, в составе группы выходов 20, что позволяет быстрее индицировать о

нечетных ошибок и, кроме

возникиовении обнаруживающую споеобтого, повысить ность.

Следует ли1иь добавить, что вход 26 может быть постоянно 11одк;1ючен к разрешающему потенциалу и снимать исправленную информацию можно Г1ри у:ерно через 150 н-с цосле ее появления на выходе накопителя 1.

Остановимся на отличиях, которые имеются во втором и третьем вариантах устройства.

Во втором варианте вместо одного блока контроля использована совокупность таких блоков - это узлы 27 и 28. Они содержат по четыре блока контроля типа К555ВЖ1. Каждый из этих блоков предназначен для обработки своей 16-разрядной группы информационных разрядов. Кроме того, блок 7 и узел 27 включены в другой последовательности, чем блоки 7 и 10, а 1алогично блок 9 и узел 28. Это позволяет уменьшить аппаратурные затраты, не повышает стоимость, поскольку блоки контроля являются дорогостояп.1ими микросхемами.

В третьем варианте кодирую1дая часть не изменена по сравнению с первым ва)иантом. Декодирующая часть имеет суп1ественпые изменения как в составе аппарату)ы, так и принципе декодирования.

Остановимся на режиме считывания бо;iee подробно.

На адресные входы 2 поступает код адреса числа, подлежан.,его считыванию в данном цикле. На входе 3 устанав.чивается потенциал считывания, например, «Лог. 1. На вход 4 поступает сигнал обращения. Спустя время, необходимое для выборки информации из накопителя 1, значения информационных и контрольных разрядов поступают на соответствующие блоки. Блоки 8, 9 и 18 работают аналогич Ш блокам 8, 9 и 18 первого варианта устройства. Следовательно через би НС на выходе блока 18 появляется двоичный двухразрядный код модуля (одного из четырех), в котором произонкпа ошибка. В дешифраторе 19 двоичьплй код де пифрируется и на из четырех его (выходов появляется сигнал, указывающий модуль, в котором произощла нечетная ошибка. По существу, если коммутатор 17 реализовать на ИМС типа К531КП11. то эти сигналы необходимо подать на вход соответствующей группы, пропускающей 16 разрядов. Информационные выходы 14 могут бьггь поданы на входы коммутатора этого THtia (выводы 3, 6, 10, 13). Задержка в блоке 9. как уже указывалось, равна 20 не. Ноэтому через- 20 не необходимо подать сигнал разрешения на вход 30 устройства и код 10 на вход 24 (запись в ИМС К555КВ, блок 23 Через 20 не 16-разрядный код поступает на входы D ИМС К555ВЖ1 (блок 23), который записывается в блок 23. Через 60 лс после подачи сигпала на вход 30 его необходимо снять (зто приведет к установке выходных разрядов в режим «Три состояния, II, кроме того, необходимо на вход 24 подать код 01 (выдача исправленной информации) . В ряде случаев предварительно можно установить код 11 (выдача флагов ошибок) и затем, проанализировав состояние выходов флагов (однократная или многок)атная ошибка), подать на вход 24 код 01 и строб сигнала на вход 26. Таким образо.м, через 85-90 не после подачи сигнала 1га вход 30 скорректированная информация поступает на соответствующие входы коммутатора 17, например, на одноименные входы |рунпы .А (2, 5, 11 и 14) коммутатора 17. В это вре.мя необходи.мо подать сигнал 26, например на входы 15 всех ИМС типа К531КП11, «Лог О. Через 20 не ин{)ормация появляетея на выходе. Следовательно, после появ.чения информации на выходе накопителя 1 необходимо после 135 не нроизвести считывание информации с выхо0дов 16.

Формула изобретения

1. Запоминающее устройство с самоконт5ролем, содержащее накопитель, первый и второй блоки контроля, причем входы первой группы накопите,тя являются информационными входами устройства, входы второй группы накопителя соединены с выходами пер0вого блока контооля, управляющие входы первого и второго блоков контроля являются управляющими входами первой и второй групп соответственно, входы четвертой группы, первый и зторой входы накопителя являются соответственно адресными входа5ми, первым и вторым управляюц.1ими входами устройства, отличающееся тем, что, с це,тью раеи ирения облаети при.менения устройства за счет обеепечения его работы с больщей разрядностью, оно содержит формировате, сигналов четности, блоки сравнения,

0 дещифратор, коммутатор, блок коррекции ошибок, причем входы первого и второго (зормирователей сигналов четности соединены с входа.ми первой группы накопителя, входы третьей группы которого подключены к выходам первого формирователя сигналов

5 четности, выходы второго фор.мирователя сигiia,iOB четности соединены с информационными входами первсто блока контроля, выходы нервой группы накопителя соединены с входами третьего и четвертого формировате,тей

0 сигналов четности и входами первой группы блока коррекции ошибок, выходы которого являются информационными выхода.ми устройспаа, входы второй группы блока коррекции ошибок подключены к выходам коммутатора, информационные входы первой и

5 второй групп которого соедине1 Ь соответственно с выходами первого блока сравнения и первой группы дешифратора, выходы второй группы которого являются контрольными выходами устройства, управляющий вход коммутатора является третьим управляющим входом устройства, входы дещифратора соединены с выходами второго блока сравнения, входы первой и второй групп которого соединены соответственно с выходами второй группы накопителя и второго блока контроля, информационные входы которого подключены к выходам четвертого формирователя сигналов четности, входы первой и второй групп первого блока сравнения соединены соответственно с выходами третьей группы накопителя и третьего формирователя сигналов четности.

2. Запоминающее устройство с самоконтролем, содержащее накопитель, первый и второй блоки контроля, причем входы первой группы накопителя соединены с информационными входами первого блока контроля и являются информационными входами устройства, выходы первой группы накопителя соединены с информационными входами второго узла контроля, управляющие входы первого и второго узлов контроля являются соответственно управляющими входами первой и второй групп, входы четвертой группы, первый и второй входы накопителя являются соответственно адресными входами, первым и вторым управляющими входами устройства, отличающееся тем, что, с целью расщирения области применения устройства за счет обеспечения его работы с больщей разрядностью, оно содержит формирователи сигналов четности, 6viOK коррекции ощибок, блоки сравнения, дещифратор, коммутатор, причем выходы первого и второго формирователей сигналов четности соединены соответственно с входами второй и третьей групп накопителя, входы первого формирователя сигналов четности подключены к входам первой группы накопителя, входы второго формирователя сигналов четности соединены с выходами первого узла контроля, выходы блока коррекции ощибок являются информационными выходами устройства, входы первой и второй групп блока коррекции ощибок соединены соответственно с выходами первой группы накопителя и коммутатора, информационные входы первой и второй групп которого соединены соответственно с выходами первого блока сравнения и первой группы дещифратора, выходы второй группы которого являются контрольными выходами устройства, управляющий вход коммутатора является третьим управляющим входом устройства, входы дещифратора соединены с выходами второго блока сравнения, входы первой и второй группы которого подключены соответственно к выходам третьей группы накопителя и четвертого формирователя сигналов четности, входы которого соединены с

выходами второго узла контроля, входы первой и второй групп первого блока сравнения соединены соответственно с выходами второй группы накопителя и третьего формирователя сигналов четности, входы которого подключены к выходам первой группы накопителя.

3. Запоминающее устройство с caNfOKOHTролем, содержащее накопитель, первый и второй блоки контроля, причем входы первой группь накопителя являются информационными входами устройства, входы второй группы накопителя соединены с выходами первого блока контроля, информационные входы первой группы второго блока контроля подключены к выходам второй группы накопителя, управляющие входы первого и второго блоков контроля являются соответственно управляющими входами первой и второй групп устройства, выходы первой группы второго блока контроля являются контрольными выходами устройства, входы четвертой группы, первый и второй входы накопителя являются соответственно адресными входами, первым и вторым управляющими входами устройства, отличающееся тем, что, с целью расщирения области применения устройства за счет обеспечения его работы с большей разрядностью, оно содержит формирователи сигналов четности, блок сравнения, дещифратор, коммутаторы, причем входы первой и второй групп первого коммутатора соединены соответственно с выходами первой группы накопителя и входами-выходами первой группы второго коммутатора, входы второй группы которого соединены с выходами четвертого формирователя сигналов четности, входы которого подключены к входам третьего формирователя сигналов четности и к выходам первой группы накопителя, информационные входы-выходы второй группы второго блока контроля соединены с входами-выходами первой группы второго коммутатора, входы первого и второго формирователей сигналов четности соединены с входами первой группы накопителя,, выходы первого и второго формирователей сигналов четности подключены соответственно к входам третьей группы накопителя и к информационным входам первого блока контроля, входы первой и второй групп блока сравнения соединены соответственно с выходами третьей группы накопителя и третьего формирователя сигналов четности, управляюпдие входы первого и второго коммутаторов являются соответственно третьими и четвертыми управляющими входами устройства, входы третььей группы первого коммутатора соединены с выходами деншфратора, входы которого подключены к выходам блока сравнения, выходы первого комм татсгра являются информациоршыми выходами устройства.

Фаг. 7 Иисрормаи,и.онные разряды .LLHbl5) 1-й. контр, разряд ////7-J2,,. .43-tf4- Z-tl контр, разр JJ-54 X X Z / . Фи,2.д Инср ормаци онные ризряд1 1 (шины 5) Vuz.10 Ин(рормационН1 1е разрядь (ш.и,ны5) Щг ыводыИМС (puz.12 К блоку 1 (ш.и.(риг.1, ш.и.нь/И ериг.2 От От т f/joKuS(аналогичен SnoKijB) 1-й. К блоку П(сриг.1,2), 19(q)u.2.5) - 1й 2-й. От блона 1, LLLUHbi 25((pu2.l), шины 22 (tpuz.2). VLL2.11 Огп длона 1, Lu. (cpu2.1) 1ii Шины25{сри.г. w iiOHmp.pasp. 2-й контр, разр. В-йконтр.разр. 23(q}U2.j) лока 9 (cpu.z.2) игЛЗ

От 5лона 21 КО HI К2 КЗ Н4 К5

НО

Один из Si/xodo8 20

98

Ор Р

76

77

12

2Р

1S

78

IL

79

4р

80

5р

5

81

18 ГО

13

Вр

Л.

82

18

Л.

7р

л.

85

18

г

J4

11

8

J5

l

8

17

16

9р

85

П

13

10f

86

17 11р

67

17

15

12р

П

Up

89

П

12

Пр

90

17

15р

/4

91

17

20

15

МО

92 -

один из

бы ход о В

20

93

/J

3

5

7

9

10

15

9

Изобретение относится к области вычислительной техники и может быть использовано в системах, которые требуют высоконадежных схем памяти. Целью изобретения является расширение области применения устройства за счет обеспечения его работы с большей разрядностью. Предлагаются три варианта реализации устройства. Запоминаюшее устройство с самоконтролем и его варианты содержат накопитель, формирователи сигналов четности, блоки контроля, блок коррекции ошибок, коммутаторы, блоки сравнения, первый и второй узлы контроля. 3 с.п. ф-лы, 15 ил. а