Устройство для формирования импульсных последовательностей с заданным законом изменения фазы Советский патент 1981 года по МПК G06F1/02 

(54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ИМПУЛЬСНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ С ЗАДАННЫМ ЗАКОНОМ ИЗМЕНЕНИЯ ФАЗЫ

f

Изобретение относится к вычислительной технике и может быть исполь зовако в рсщиотехнике, технике связи и измерительной технике, где требуется формировать импульсные последовательности с заданным, законом следо вамия импульсов.

Известно устройство СЧ ДЛя формирования сигналов с изменением частоты по закону полинома, содержащее формирователь опорных последователь.ностей, селектор импульсов, делитель частоты, фильтр нижних частот, коммутаторы, счетчики, дешифраторы,триггеры, .схемз сравнения, согласующий делитель Это устройство не позволяет формировать последовательности с заданным законом изменения фазы.

Из известных устройств наиболее близким по технической сущности к изобретению является устройство СзД , содержащее последовательно соединенные блок установки параметров сигналов, блок накопителей, блок деления, а также синхронизатор, регистр, генератор пилообразного напряжения, компаратор, первый и второй цифро. аналоговые преобразователи (ЦАП) и умножитель.

Недостатками устройства являются сложность, связанная с наличием аналоговых блоков, невысокая точность

с Ф9Рмирования сигналов, являющаяся следствием неточного формирования пилообразного напряжения, и ограниченный диапазон выходных частот изза использования ЦАП, обладающего

п ограниченным быстродействием.

Целыб изобретения является повышение Tt3F4HocTH работы, расширение диапазона выходных частот и упрощение устройства.

Поставленная цель достигается тем,

ts что в устройство, содержащее блок памяти, информационные входы которого соединены соответственно с выходами ввода параметров, а тактовые входы соединены соответственно с выходами

20 генератора синхросигналов, выход блока памят подключен к входу регистра, тактовый вход которого соединен с выходом генератора синхросигналов, введены элемент задержки, мультиплек25сор и арифметический блок, входы которого соединены соответственно с выходами блока пгшетти. Входы мультиплексора подключены соответственно к выходам элемента задержки и к выходам

арифметичесжого блока. Выход мульти.плексрра является выходом устройства Вход элемента задержки соединен с.выходом регистра, тактовый вход подключен к выходу генератора синхросигналов.

На фиг. 1 и .2 изображены варианты структурной схемл устройства} на фиг. 3 - функциональная схема блока памяти на фиг. 4 - графики, поясняющие принцип работы устройства при формировании прямоугольного сигнала с линейной частотной Модуляцией.

Устройство содержит блок 1 памяти генератор 2 синзсросигналов,блок 3 ввода параметров, регистр 4, арифметический блок 5, мультиплексор 6, элемент задержки 7 и делитель 8 с переменным коэффициентом деления.

Блок памяти содержит. Накопитель 9 кода частоты, накопитель 10 кода фазы и элемент ИЛИ 11.

В качестве арифметического блока может быть использован микропроцессор или делитель кодов.

Рассмотрим принцип работы устройства.

Пусть фаза 4(t} идеального сигнала изменяется по закону

V(t)Vo Wpitfbot4...-H),t ,Тр , (ч)

где «р, , (bo,... Vg - параметры модуляции сиБнала

TC - длительность сигнала. Принцип раОоты устройства основан на цифровом формировании кода фазы сигнала , в фиксированные тактовые моменты времени i , где 0,1,2..., которое реализуется с помощью последовательно соединенных накопителей и сумматоров. Выходной код последнего из них определяется следующим соотношением:

K,k, -0,1,2..., где К.ц,(,,Иш,оЛв,0 -- «оДЫ, соответствующие параметрам модуляции

. .

Емкость последнего из накопителей в котором осуществляется накопление фазы, ограничена некоторым значением W 2, которое соответствует JT рад. По этой причине в моменты времени, соответствующие переполнению накопителя фазы, на выходе его разряда переполнения появляется импульс, а его содержимое уменьшается до некоторого остаточного значения К у , которое в общем случае не равно нулю. Отличие Кц,- от нуля указывает на то, что юАтульс. переполнения формируется с некоторой временной погрешностью f, , являющейся следствием дискретного накопления фазы. Уменьшить эту ошоибку можно повышением тактовой частоты, но такое решение связано с увеличением потребляемой мощности и удорожанием устройства вследствие применения более дорогих быстродействующих микросхем с высоким потреблением мощности.

Другой путь состоит в использований накопителей с относительно невысокой тактовсЛ частотой в сочетании 5 с задержкой импульса переполнения на величинуD;; , определяемую череэ значение к ly и параметры формируемого сигнала. В общем случае эту связь можно установить, воспользовавшись 0 разложением функции У(-ь; в окрестности точки i , соответствующей переполнению накопителя фазы, в ряд Тэйлор а

гЯ 5 -.).4Ct)...

О-М

...(,)а-,

где Ч, У ,У - первая, вторая,

(« третья и т.д. производные функции ( в точке ij Т . Разность U,)-() , выраженная в кодах, есть ни Что иное, ц,ак

5 К,;( . Учитывая далее, ), Ч()|... соответствует кодам uj,41 Кй,; Trir- ррдаваемым на вхрдыг-го, (- -го, (г - 2)-го, ... накопителей, получаем

1

Ч,4лг l1 j. , . д()

{)4-v,.J.. /а)

11,1 (v-DV

где Л f (Т с)пределяют относительную временную ошибку в появлении импуль са переполнения. Поскольку в вы- ранении , (2) коды КАу К о-, л ,4 известны, . величинад МО-,

жет быть вычислена. Это вычисление осуществляется в цифровом виде в арифметическом блоке 5. Полученный в результате вычислений код используется для коммутации с помощью

мультиплексора б отводов элемента задержки 7 с целью обеспечения задержки относительно импульса переполнения на время Т-tff , где , KT/(i - дискретизи юзаанное

значение Г , Где ,2,3... Q (Q количество отводов элемента задержки) .

Пользоваться точным выражением для вычисления d не всегда обязательно. В случае, когда для любых

значений выполняются условия

., 3) и погрешность вычислении не превосходит ошибок квантования, являющихся следствием применения элемента задержки с

конечным числом отводов Q, величину Кд рассчитывать по приближеНной формуле .l 4i/4i ГД Кд,, - код числа л ). (4) число разрядов L кода задержки Кд связано с количеством отводов L в делителе 8 следующим соотнсмиением: . . : . . Входящий в устройство регистр 4 служит для задержки импульсов перепо нения на целое число тактов(,2Т ЗТ,.,.).Величина этой задержки опре деляется временем вычисления в блоке 5 и должна быт, по крайней мере, на один такт меньше минимального пе риода форкмруемого сигнала. В том случае, когда время вычисления кода Кд V меньше, чем T/Q, регистр 4 из устройства можно исключить, соединив выход разряда переполнения блока 1 непосредственно со входом элемента держки 7. &ЛХОД мультиплексора б является . одновременно и выходом устройства. При необходимости импульсное сигналы можно преобразовать в синусоидальные либо с помощью кольца фазовой автоподстррйки частоты:, либо посредством деления частоты вдвое и соответствую щей фильтрации полученных после деле ния прямоугольных колебаний. В качестве примера рассмотрим фор мирование прямоугольного сигнала .с линейной частотной модуляцией (ЛЧМ) в предположении что К(о 0000001, ОООООрО. В этом случае блок 1 сод.ержит последовательно соединенные накопитель 9 кода частоты, накопитель 10 кода фавы и элемент или ii. Сучетом того, что до начала ЛЧМ-сигнала все накопители обнулены и в каждом из них происходит;запаздывание на 1 такт, код фазы Ку сигнала меняется по следующему алгоритму: К. 0,5(1 -i), i 0,1,2,3,.. В случае ограниченной емкости накопителя 10 кода фазы ); закон изменения кода фазы К ц, представлен на фиг. 4. 1 В моменты переполнения накопите- ля 10 кода фазы ,24, 29,.33, 37 40 и т.д.)на выходе разряда переполнения возникают импульсы, которые вместе с первым импульсом, поступающим от генератора 2 синхросигналов на элемент ИЛИ 11, образуют последовательность, показанную на фиг. 4, ( предполагается, что регистр 4 не вносит задержки). Поскольку в данном примере для всех I, соответствующих моментам переполнения , условия (3) выполняются вычисление Кд может вестись по при ближенной формуле (4), что поэволяе использовать в качестве блока 5 делитель кодов. Выходные коды блока 5 служат для выбора сигнала с одного из отводов элемента задержки 7. При значении управляющего кода Кд. 00...0 на выход мультиплексораб проходит максимально задержанный сигнал переполнения с последнего отвода элемента задержки 7, а при Кд 11...1 - минимально задержанный сигнал переполнения с первого отвода элемента задержки 7. В результате такой задержки положение импульсов на шходе мультиплексора 6 оказывается более близким к моментам перехода через нуль идеального ЛЧМ-сигнала 1ФИГ. 4,в). Если на выходе мультиплексора б стоит делитель частоты с коэффициентом деления, равным двум, то с последнего получают прямоуголь|Ное ЛЧМ-колебание (фиг. 4, г). Фазовые ошибки на выходе мультиплексора б становятся существенно меньше первоначальных ошибок fe , характерных для импульсов переполнения с выхода блока 1, вместо аналогового элемента задержки может использоваться цифровой , выполненный в виде регистра сдвига. На тактовый вход регистра сдвига в этом случае подаются ИМПУЛЬСЫ с частотой следования Ц/Т. . Функции элемента задержки 7 к мультиплексора б могут быть совмещены в делителе 8 с переменным коэффициентом деления. Тактовые импульсы с частотой Q/T проходят на вход делителя 8 лишь при поступлении на него очередного импульса с регистра 4. Коэффициент деления определяется кодом, поступающим от блока 5. При коде 00...0 коэффициент деления максимален., при коде 11... 1 коэффициент деления равен единице. Импульсы, прошедшие на выход делителя 8, поступают далее на вход установки нуля делителя. Таким образом,до прихода следующего импульса с выхода регистра 4 делитель снова оказывается отключен ным. Устройство более просто по сравнению с известным устройством, поскольку не содержит аналоговых блоков, включая генератор пилообразного напряжения ЦАП и компаратор. Оно имеет более ВЫ.СОКУЮ точность рабб;ты которая определя ется лишь числом отводов и точностью их р.асстановки в элементе задержки 7 или.зависит только от тактовой частоты. У :трой ;тво обладает более широким иапазоном выходных частот, поскольку него не входит ЦАП, имеющий невысоое быстродействне. Формула изобретения Устройство для формирования им-( ульсных последовательностей с заданным законом изменения фазы, содержащее блок памяти, информационные входы которого соединены соответственно с выходами блока ввода параметров, а тактовые входы (Соединены соответственно с выходами генератора синхросигналов, выход блока памяти подключен к входу регистра, тактовый вход которого соединен с выходом генератора синхросигналов, отлича ю щ е е с Я .тем, что, с целью повышения точности работы расширения диапазона выходных частот и упрощения, в него введены элемент задержки, муль типлексор и арифметический блок,входы .которого соединены соответственно с

выходами блока йамяти входы мультиплексора подключемь -соответственно к выходам элемента задержки и к выходам арифметического блока, выход мультиплексора является выходом устройства, вход элемента задержки соединен с выходом регистра, тактовый вход подключен к выходу генератора синхросигналов.

Источники информацми, принятые во внимание при экспертизе

1.Авторское свидетельство СССР 596954, кл. G 06 f 15/34, 1975.

2.Патент ОИА 3882403,

кл. 328-14, опублик. 1975 (прототип).

Фин. 1

Фи9.2