Цифровой синтезатор частот Советский патент 1991 года по МПК H03B19/00 

Изобретение относится к радиотехнике и может быть использовано в радиолокационной, связной и измерительной аппаратуре.

Целью изобретения является расширение диапазона выходных частот.

На фиг.1 представлена структурная электрическая схема цифрового синтезатора частот; на фиг.2 - пример реализации второго накопителя кодов; на фиг.З - пример реализации третьего накопителя кодов; на фиг.4 - пример упрощенной реализации третьего накопителя кодов.

Цифровой синтезатор частот содержит опорный генератор 1, первый накопитель 2 кодов, первый регистр 3 памяти, перемножитель 4 кодов, блок 5 управляемой задержки (БУЗ), формирователь 6 кода частоты (ФКЧ), формирователь 7 кода сдвига (ФКС), блок 8 сдвига кода (Б С К), формирователь 9

обратного кода, второй 10 и третий 11 накопители кодов, второй регистр 12 памяти, делитель 13 частоты с фиксированным коэффициентом деления (ДФКД) и делитель 14 частоты с переменным коэффициентом деления СЦПКД).

Второй накопитель 10 содержит сумматор 15 кодов, мультиплексор 16 и регистр 17 памяти.

Третий накопитель 11 содержит сумматор 18 кодов, блок 19 вычитания, мультиплексор 20 и регистр 21 памяти.

Упрощенный вариант выполнения третьего накопителя включает инвертор 22, блок 23 вычитания, мультиплексор 24 и регистр 25 памяти.

Цифровой синтезатор частот работает следующим образом.

Равномерный импульсный выходной поток опорного генератора 1 преобразуется

О

ю

ч

ю

ON

в ДФКД 13 с коэффициентом деления 2К в последовательность импульсов с частотой fo/2 и длительностью Т0 1/fo.

По фронту этих импульсов в ФКЧ 6 вычисляется очередное значение кода частоты Kf Этот код поступает на вход ФКС 7, выходной код Кр которого определяется числом п старших разрядов код Kf, равных нулю. Под действием кода Кп код Kf сдвигается в БСК 3 в сторону старших разрядов таким образом, ч го старший разряд преобразованного кода Kf 2nKf равен единице.

Сдвиг кода частоты Kf эквивалентен умножению его на 2П. При этом обеспечивается эффективное использование частотных возможностей элементной базыг так как цифровой синтезатор работает в верхней октаве возможного диапазона изменения кода 0 Kf 1 (0,5 м 1). Одновременно уменьшается необходимая разрядность вычислительных узлов, что повышает верхнюю аницу диапазона частот синтезируемых -лгньпов. Для обеспечения первоначально- , соответствия между кодом частоты Kf и jw-пезируемой частотой выходной сигнал EV3 5 поступает на выход цифрового синтезатора час гот через ДПКД 14с переменным коэффициентом деления 2П, задаваемым поступающим на его управляющий вход выходным кодом Кп ФКС 7.

При этом происходит дополнительное снижение фазовых ошибок в 2 раз.

Код, образованный Р старшими разрядами кода Kf, интегрируется вторым накопителем 10 с емкостью 1, который тактируется с частотой to импульсами, поступающими на его глкговый вход с выхода опорного гене- ртср 1. Импульсы переполнения второго накопителя 10 образуют неравномерную последовательность со средней частотой fc, которая поступает на сигнальный вход БУЗ 5. Каждый из этих импульсов задерживается таким образом, что обеспечивается равномерная (с определенной точностью) выходная последовательность. Величина задержки г задается кодом задержки Кг rfo, вычисляемым с частотой f0 в третьем накопителе 11 и поступающим с его выхода на кодовый вход БУЗ 5.

Вычисление кода задержки происходит следующим образом.

Необходимая для получения равномерной последовательности задержка t(j)j-ro импульса переполнения накопителя кодов определяется отношением выходного кода накопителя (кода фазы ) после переполнения КтД) к коду частоты Kffj), поступающему на вход накопителя в течение такта,

0

предшествующего переполнению: т (J) T0 1-Kt/(j) /KfO) T0 1-K r 0)-Т0Кт d)О)

где j - номера j тактовых импульсов накопителя, вызывающих его переполнение.

Код фазы (j) формируется как результат суммирования входного кода Kf(j)c предыдущим значением кода фазы Kt (j-1) п° модулю М 1 (М - емкость накопителя кодов). При этом

icJf n - ))mod1 MflJJ,™

5

W

ЕслиКЮ)), то К)) + 1/гткх

(2)

(3)

0 Таким образом, в любом такте, в котором не происходит изменение кода частоты, вычисление кода Kr(j) может быть выполнено накопителем кодов с емкостью 1/KfQ}. входной код которого равен единице. Код

5 задержки Kr(j) 1 -Кг (|)с несущественной разницей в единицу младшего значащего разряда определяется инверсией кода Kt (j). Вычисление кода Кт (j) реализуется третьим накопителем 11, а инверсия -соответствую0 щим выполнением цепей управления БУЗ 5. Поскольку на вход второго накопителя 10 поступают лишь Р старших разрядов кода частоты &, а на вход третьего накопителя 11 - g старших разрядов кода 1(Kt)

5 (число разрядов точного значения этого кода в общем случае бесконечно), то при рекурсивных процессах в этих накопителях неизбежно накопление ошибок усечения. Поэтому в предлагаемый синтезатор

0 введены узлы, обеспечивающие периодическую (с частотой f0/2K) коррекцию содержимого регистров второго и третьего накопителей 10 и 11. Кроме того, при этом обеспечивается выполнение условия (2). по5 скольку смена кода частоты производится одновременно с коррекцией и не приводит к сбоям в работе.

Коррекция осуществляется следующим образом.

0 Первый накопитель 2 с частотой f0/2K интегрирует код 2KK(j). J 2Ki, поступающий на его вход код частоты с выхода БСК 8. Здесь j 1, 2... При этом умножение кода Kf на 2К обеспечивается соответствующим

5 подключением разрядов (со сдвигом на К разрядов влево).

Выходной код Щ первого накопителя 2, емкость которого равна 1, определяется соотношением

Kt/fl 2k(i+1) I) + 2kK,(J 2k i)J

(4)

где fr{ } - функция взятия дробной части.

Код Ity фиксируется фронтом выходного импульса ДФКД 13.

Поскольку при j 2KI изменение кода Kf не происходит, то через 2К тактов опорного генератора 1 с номерами от j 2Ki + 1 до j 2K(I+1) выходной код второго накопителя 10 будет равен 2 (1+1), если не учитывать ошибку усечения кода Kf до Р разрядов. Поскольку эта ошибка не превышает , то обусловленная ею погрешность выходного кода за 2К тактов не превысит 2 . При Р К ошибка усечения не скажется на сигнале переполнения второго накопителя 10, так как этот сигнал соответствует весу разряда кода 2° 1. равному емкости второго накопителя 10.°

Таким образом, точное значение кода 2KI + 2 ), который должен быть сформирован на выходе второго накопителя 10 через 2К тактов опорного генератора 1 вычисляется за время 2КТ0 в первом накопите- ле2.

В интервале времени между фронтами 1-го и (1+1)-го импульсов входного сигнала ДФКД 13 в перемножителе 4 кодов формируется код

Кг (j 2ik) (j 2 ik),

Разрядность перемножителя 4 по входу для получения заданной точности коррекции I должна быть не менее (I + К), поскольку в каждом такте частоты f0 при рекурсивном вычислении Kr(j) производится одна операция вычитания, при которой ошибка не превышает единицы младшего значащего разряда. Таким же должно быть и число дробных разрядов третьего накопителя 11, емкость которого 1/Kf, определяемая выходным кодом первого регистра 3, удовлетворяет условию 1 1 /Kf 2. Таким образом, общая разрядность третьего накопителя 11 должна быть равна I+K+1. При таких услови- ях разрядности перемножителя 4 по входам кода частоты Kf и фазы Кяр должны быть не менее (I+K+4) и (I+K+3) соответственно.

Код Кт 0 2К1) заносится во второй регистр 12 фронтом Q+1)-ro выходного импуль- са ДФКД 13. В течение длительности этого импульса код Кг0 2Ki) устанавливается на входе второго регистра 12, код ) - на выходе первого накопителя 2. Кроме того, второй и третий накопители 10 и 11 подготавливаются к приему информации с входов коррекции. Ближайший импульс опорного генератора 1 осуществляет запись во второй и третий накопители 10 и 11 точ0

5

0

5

0

5 0 5

0

ных значений кодов К (i+1) и К r(j 2К) соответственно. Эти коды поступают на выходы второго и третьего накопителей 10 и 11. Одновременно изменяется сигнал на их управляющих входах (срез (j+1)-ro выходного импульса ДФКД 13) и устанавливается режим восприятия информации с входом кода частоты и управления емкостью соответственно.

Таким образом, каждые 2К тактов опорного генератора 1 осуществляется коррекция кодов Щ) и Кг, вычисляемых реурсивно вторым и третьим накопителями 10 и 11. При этом последние интерполируют точные вы- личины кодов Кт , вычисляемые в первом накопителе 2 и перемножителе 4 кодов.

На частоте опорного генератора 1 работают лишь второй и третий накопители 10 и 11 небольшой разрядности К+(2...4) и 1+К-И соответственно, где К 2.. 4,1 6...8, а также БУЗ 5 и ДФКД 13 и ДПКД 14. Поэтому невысокое быстродействие многоразрядных вычислительных узлов синтезатора - первого накопителя 2, перемножителя 4 (20...32 и (п+1+2Хп+ +3). соответственно, а также формирователя 9 обратного кода (п+1+4) не ограничивает диапазона частот синтезируемых сигналов.

Уменьшение необходимой разрядности этих узлов за счет нормирования диапазона измерения кода Кг обеспечивает уменьшение параметра К (повышение их тактовой частоты fo/2K), уменьшения разрядностей быстродействующих узлов и дополнительное расширение диапазона частот синтезируемых сигналов.

Первый накопитель 2 может быть выполнен на основе комбинационного сумматора, информация с выхода которого- поступает на один из входов через регистр. Приг разрядности кода частоты Kf, равной Р, разрядность первого накопителя 2 должна быть равной (Р-К), поскольку код 2КК, поступающий на его вход, содержит К младших нулевых разрядов, а старшие целые разряды этого кода в вычислениях не участвуют (см. формулу (4)).

Второй накопитель 10 (фиг.2) аналогичен первому, однако связь между выходом сумматор 15 и входом регистра 16 выполнена через мультиплексор 17, второй вход которого является входом коррекции второго накопителя 10. Выходной сигнал ДФКД 13 поступает на управляющий вход мультиплексора, обеспечивая режим коррекции.

Третий накопитель 11 (фиг.З) выполнен. с переменной емкостью. В таком накопителе выходной код Kr(j-1) суммируется с входным (в данном случае 1) в сумматоре 18, а

результат сравнивается в блоке 19 вычитания с кодом емкости 1/м(1). определяющим емкость третьего накопителя 11. Если К тО 1)+1 1/lvrQ). то накопитель в J-м такте переполняется. В этом случае разность (Кг /j-1)+1)-1/Kf(j). вычисляемая в блоке 19 вычитания, положительна и соответствующий сигнал переполнения на его выходе обеспечивает подключение его кодового выхода через мультиплексор 20 к кодовому входу регистра 21. Очередной импульс с выхода опорного генератора 1 фиксирует эту разность в регистре 21. Если же разность отрицательна, то сигнал на выходе блока 19 вычитания обеспечивает запись через муль- типлексор 20 в регистр 21 выходного кода сумматора 18 КгС) Кг(.

Третий накопитель 11 можно упростить (фиг.4), если учесть реальные диапазоны изменения кодов 1 1/KfO) 2. О KVG) 1. 0 (j) 2. При этом код к4г содержит I дробных разрядов. Поскольку старшие разряды кодов 1 /Kf(|) и К т(Н)+1, сравниваемые в вычитающем блоке 23, равны 1, появляется возможность перейти к сравне- нию кода Kr(j-1) и кода 1/Kf(j)-1. получаемого из 1/XfO) отбрасыванием старшего разряда. Сумма Kr(J-1) необходима при этом лишь для записи в регистр 25 при отрицательном значении разности Кг (Н)+ 1/KfO)- Поскольку 1 1/fy 2, то разность может быть отрицательной лишь при Кг Q- 1) 1 /Kf -1, т.е. во всяком случае при Kf Q-1) Старший разряд такого кода Кг ) равен нулю, поэтому получение суммы Кг (j-1)+1 сводится к инверсии его старшего разряда. Таким образом, роль, сумматора 18 в структуре третьего накопителя 11 может выполнять инвертор 22.

В качестве ФКС 7 возможно использо- вание приоритетного шифратора, выходной двоичный код которого определяется номером самого старшего единичного разряда

входного кода.

ФКС 8 может быть реализован на программируемом многоразрядном сдвигате- ле. Формирователь 9 кода целесообразно выполнять на основе постоянных запомина

ющих устройств.

БУЗ 5 содержит нерегулируемую и регулируемую части. Первая из них может быть реализована в виде регистра сдвига и должна обеспечивать задержку импульсов пере- полнения второго накопителя 10. синхронных с импульсами опорного генератора 1, на 2ПТ0 Это необходимо в связи с наличием такой же задержки в формировании кода по сравнению с кодами Kf и Ку.

0 5

0 5 0 5

0

5

0

5

Обязательным требованием к регулируемой части является сохранение работоспособности при интервале следования входных импульсов, равном максимальному времени задержки.

Таким образом, использование интерполирующих алгоритмов вычислений кодов обеспечивает снижение требований к многоразрядным узлам и расширение диапазона частот синтезируемых сигналов.

Нормировка кода частоты, кроме повышения верхней рабочей частоты, обеспечивает уменьшение разрядностей вычислительных узлов, а следовательно, снижение аппаратурных и энергетических затрат.

Форму ла изобретения

Цифровой синтезатор частот, содержащий опорный генератор, последовательно соединенные первый регистр памяти и перемножитель кодов, первый накопитель кодов и блок управляемой задержки, отличающийся тем, что, с целью расширения диапазона выходных частот, в него введены последовательно соединенные формирователь кода частоты, формирователь кода сдвига частоты, блок сдвига кода частоты и второй накопитель кодов, последовательно соединенные делитель частоты с фиксированным коэффициентом деления и третий накопитель кодов, формирователь обратного кода, второй регистр памяти и делитель частоты с переменным коэффициентом деления, сигнальный и установочный входы которого подключены соответственно к выходу блока управляемой задержки и выходу формирователя кода сдвига, первый тактовый вход второго накопителя кодов объединен с тактовым входом третьего накопителя кодов, тактовым входом блока управляемой задержки и входом делителя частоты с фиксированным коэффициентом деления и под- ключен к выходу опорного генератора, тактовый вход первого регистра памяти объединен с тактовым входом второго регистра памяти, тактовым входом первого накопителя кодов, вторым тактовым входом второго накопителя кодов и тактовым входом формирователя кода частоты и соединен с выходом делителя частоты с фиксированным коэффициентом деления, выход формирователя кода частоты подключен к второму входу блока сдвига частоты, выход которого соединен с кодовым входом первого накопителя кодов и входом формирователя обратного кода, выход которого подключен к кодовому входу первого регистра памяти, выход которого соединен с управляющим входом третьего накопителя кодов, выход первого накопителя кодов подключен к входу коррекции второго накопителя кодов и второму входу перемножителя кодов, выход которого соединен с входом второго регистра памяти, вход коррекции и выход третьего накопителя кодов подключены соответст-

венно к выходу второго регистра памяти и кодовому входу блока управляемой задержки, импульсный вход которого соединен с выходом переполнения второго накопителя кодов.

Изобретение относится к радиотехнике. Цель изобретения - расширение диапазона выходных частот. Цифровой синтезатор частот содержит опорный генератор 1. первый накопитель 2 кодов, первый регистр 3 памяти, перемножитель 4 кодов, блок 5 управляемой задержки, формирователь 6 кода частоты, формирователь 7 кода сдвига, блок 8 сдвига кода, формирователь 9 обратного кода, второй накопитель 10 кодов, третий накопитель 11 кодов, второй регистр 12 памяти, делитель 13 частоты с фиксированным коэффициентом деления, делитель 14 частоты с переменным коэффициентом деления. В цифровой синтезатор частот введены узлы, обеспечивающие периодическую коррекцию содержимого регистров второго и третьего накопителей 10 и 11. Точное значение кода, который должен быть сформирован на выходе второго накопителя 10 через 2k тактов опорного генератора 1, вычисляется за время 2kT0 в первом накопителе 2. 4 ил.

19

фиг 2

20

21

т

Т

фиг.З

23

физЛ

24

25

i