Цифровой накопитель (его варианты) Советский патент 1986 года по МПК H03K23/00 

вп1

Vai. t

N

Изобретение (его варианты) относится к импульсной технике и может быть использовано в частотопреобра- зующих узлах аппаратуры времени и эталонных частот измерительной и вы- числительной техники, в устройствах синхронизации систем передачи данных, преимущественно при наиболее высоких требованиях к стабильности фазы выходных импульсов.

Цель изобретения (его вариантов) - повышение точности путем стабилизации фазы.

Поставленная цель достигается в обоих вариантах путем учета остат- ка в первом регистре, свидетельствующего о наличии временной погрешности.

На фиг. 1 показана структурная Схема цифрового накопителя согласно первому вариантуi на фиг. 2 - структурная схема цифрового накопителя Согласно второму варианту.

Цифровой накопитель (фиг. 1) содержит первый сумматор 1, мульти- -плексор 2, второй сумматор 3, пер- аый 4, второй 5 и третий 6 регистры. Первьй вход 7 устройства соединен с первыми входами первого сумматора 1 и с первыми информационными входами мультиплексора 2, вторые информационные входы которого соединены с выходами первого сумматора 1, вторые входы которого соединены с вторыми входами 8 цифрового накопителя. Выходы мультиплексора 2 соединены с входами второго регистра 5, выходы которого соединены с первыми входами второго сумматора 3, выходы которого соединены с входами первого регистра 4, выходы которого соединены с вторыми входами второго сумматора 3, выход переноса которого соединен с входом третьего регистра 6. Выход последнего соединен с адресным входом мультиплексора 2, а тактовый вход 9 устройства соединен с тактовыми входами регистров 4-6. Выход дополнительного мультиплексора 10 является выходом 11 устройства, адресные входы дополнительного мультиплексора 10 соединены с выходами первого регистра 4, информационные входы дополнительного мультиплексора 10 соединены с выходами элемента 12 задержки, вход которого соединен с выходом третьего регистра 6„

s 10

15

20

25

30

35

0

5

0

5

1112

11ифровой накопитель (фиг. 2) содержит первьй сумматор 1, мультиплексор 2, второй сумматор 3, первый 4, второй 5 и третий 6 регистры. Первый вход 7 устройства соединен с первыми входами первого сумматора 1 и с первыми информационными входами мультиплексора 2, вторые информационные входы которого соединены с выходами первого сумматора 1, вторые входы которого соединены с вторыми входами 8 цифрового накопителя. Выходы мультиплексора 2 соединены с входами второго регистра 5, выходы которого соединены с первыми входами второго сумматора 3, выходы которого соединены с входами п ервого регистра 4, выходы которого соединены с вторыми входами второго сумматора 3. Выход переноса последнего соединен с входом третьего регистра 6, выход которого соединен с адресным входом мультиплексора 2, а- тактовый вход 9 устройства соединен с тактовыми входами регистров 4-6. Выход делителя 13 частоты с управляемым коэффициентом деления является выходом 11 цифрового накопителя и соединен с входом сброса делителя 13 частоты с управляемым коэффихщен- том деления, информационные входы и тактовьм вход которого соединены соответственно с выходами первого 4 и третьего 6 регистров.

Устройство согласно первому варианту работает следунлцим образом.

Сумматор 1 суммирует входной код К, поступающий с входа 7 с входным кодом М управления емкостью, поступающим с входа 8. На выходе сумматора 1 образуется код К+М. Таким образом, на первые и вторые информационные входы мультиплексора 2 непрерывно поступают соответственно

код К и код К+М. I

Пока сигнал переноса сумматора 3 равен нулю, на управляющий вход мультиплексора в каждый такт работы накопителя поступает нулевой сигнал и на выход мультиплексора пропускается код К, которьй по тактовым импульсам записывается в регистр 5. Код К суммируется в сумматоре 3 с выходным кодом регистра 4, код суммы подается на вход регистра 4 и следующим тактовым импульсом записы-. вается в регистр 4. Когда в одном из тактов работы накопитель пере31

пол.няется, т.е. значение суммы на выходе сумматора 3 достигает или превышает величину емкости R накопителя, в сумматоре 3 образуется остаток, а на выходе 11 - сигнал переноса, равньш логической 1. В следующий такт работы накопителя в регистр 6 записывается единица переноса, в регистр 5 - код К, в регистр 4 - остаток сумматора 3, на выход мультиплексора 2 пропускается код К+М, на выходе сумматора получается код K+L,a сигнал переноса на выходе 11 становится равным логическому О, В следующем такте ра- боты накопителя в регистр 6 записывается ноль с выхода переноса сумматора 3, в регистр 5 - код К+М, в регистр 4 - код K1+L, на выход мультиплексора 2 вновь пропускается код К, на выходе сумматора получается код 2K+M+L, и начинается новый цикл работы накопителя, в котором емкость равна R-M, Остаток L в ре- гистре 4 (остаток с выхода суммато- ра 3 в момент его переполнения) в общем случае не равен нулю. Отличие L от нуля указывает на то, что импульс на выходе регистра 6 (импульс переполнения накопителя) формируется с некоторой временной погрешностью 1 , лежащей в интервале от О до Т (где Т - период тактового сигнала), которая является следствием дискрет

ного накопления кода К.

Поскольк у занесение числа К в сумматор 3 происходит импульсами с периодом Тд , то любая доля числа соответствует такой же доле времени Тд. Если числа К и М выразить с использованием одних и тех же единиц времени, а квант задержки выбрат равным весу младшего разряда этих чисел, то остаток L всегда соответствует интегральному запаздыванию импульса переполнения относительно соответствующего по номеру импульса идеальной последовательности. Выходные импульсы переполнения с регистра 6 поступают на вход многоотвод- ного элемента 12 задержки. Б результате задержки положение импульсов на выходе мультиплексора 10 оказывается более близким к идеальной импульсной последовательности.

Функции элемента задержки 12 и мультиплексора 10 могут быть совмещены в делителе 13 частоты с управ

5 5 0 5 о

5

, Q

5

114

ляемым коэффициентом деления (см. фиг( 2). Тактовые импульсы с частотой Q/T проходят на вход делителя 13 лишь при поступлении на него очередного импульса с регистра 6. Коэффициент деления определяется кодом, поступающим с регистра 4.

При коде 00,...,О коэффициент деления максимален, при коде 11,..., 1 коэффициент деления равен единице. Импульсы, прошедшие на выход делителя 13, поступают на вход установки нуля делителя. Таким образом, до прихода следующего импульса с выхода регистра 6 делитель снова оказывается отключенным.

В результате применения элемента 12 задержки совместно с мультиплексором 10 или делителя 13 частоты , с управляемым коэффициентом деления фазовые опшбки на выходе 11 накопителя становятся меньше первоначальных ошибок, характерных для импульсов переноса сумматора 3. Таким образом, методическая погрепшость устройства, обусловленная дискретностью накопителя, оказывается компенсированной, а результирующая стабильность фазы выходных импульсов пре- деляется стабильностью задержки.

Формула изобретения

1.Цифровой накопитель, по авт.св. № 1162040, отличающийся тем, что, с цепью повышения точности за счет стабилизации фазы выходных импульсов, в него дополнительно введены элемент задержки и дополнительный мультиплексор, выход которого является выходом устройства, адресные входы дополнительного мультиплексора соединены с выходами первого регистра, информационные входы дополнительного мультиплексора соединены с выходами элемента задержки, вход которого соединен с выходом третьего регистра.

2.Цифровой накопитель по

авт.св. № 1162640, отличающийся тем, что, с целью повышения точности за счет стабилизации ; фазы вьрсодных импульсов, в него дополнительно введен депитель часто ты с управляемым коэффициентом деления, выход которого является выходом цифрового накопителя и соединен с входом сброса делителя частоты

51261111 6

с управляемыми коэффициентами деления, которого соединены соответственно с вы- информационные входы и тактовый вход ходами первого и третьего регистров.

Изобретение может быть использовано в частотопрёобразующих узлах аппаратуры времени и эталонных частот измерительной и вычислительной техники. Цель изобретения - повьше- ние точности за счет стабилизации фазы. В изобретении представлены два варианта вьтолнения устройства. Устройство по первому варианту содержит сумматоры 1 и 3, мультиплексоры 2 и-10, регистры 4, 5 и 6, вход 7 устройства, вход 8 цифрового накопителя, тактовый вход 9 устрой - ства, выход 11 устройства и злемент ; 12 задержки. В устройстве по второму варианту введен делитель 13 частоты с управляемым коэффициентом деления, совмещакяций функщш мультиплексора 10 и элемента 12 задержки. С использованием элемента задержки и мультиплексора 10 либо делителя частоты 13 с управляемым коэффициентом деления фазовые ошибки на выходе 11 накопителя становятся существенно меньше первоначальных ошибок, характерных для импульсов переноса сумматора 3. Таким образом, методическая погрешность устройства, обусловленная дискретностью накопителя, оказывается компенсированной. Резуль тирующая стабильность фазы выходных импульсов определяется стабильностью задержки. 2 с.п. ф-лы. 2 ил. I с 7 о 13