Устройство для контроля интегральных блоков памяти Советский патент 1981 года по МПК G11C29/00 

1

Изобретение относится к запоминающим устройствам и может быть использовано для контроля интегральных схем запоминаклцих устройств с произвольной выборкой.Известны устройства для контроля интегральных блоков памяти l и 2.

Одно из известных устройств содержит блок генераторов, счетчики адреса, дешифраторы адреса, блок формироваиия импульсов считывания, записи и запрета, распределительный блок, блоки индикации и управления, автоматический программирующий блок, анализатор электрических параметров, j релейный матричный коммутатор, блок коррекции, блок стробирования, блок бестоковой коммутации Ц.

Недостатком этого устройства являются большие аппаратурные затраты. JQ

Наиболее близким техническим решением к предлагаемому является устройство для контроля интегральных .блоков памяти, содержащее генератор

программ, выходы и входы которого соединены с соответствующими входами и выходами генератора адреса и генератора данных .

Недостатком данных устройств является ограниченная область, его применения, так как контроль проводится по заранее заданной области проверя;емой памяти, что.исключает автоматический поиск годных зон памяти.

Цель изобретения - расширение области применения устройства за счет обеспечения режима поиска годных зон в накопительнък интегральных блоков памяти при их контроле.

Поставленная цель достигается тем, что в устройство для контроля интегральных блоков памяти, содержащее генератор сигналов, регистр программ, формирователи сигналов, регистры адреса, схему сравнения, ре- , гистр чтения, регистр записц, компараторы, коммутаторы, Гшок управления и блок питания, причем первый и второй входы и выход регистра программ соединены соответственно с пер вым выходом первого коммутатора, с первыми входом и выходом первого фор мирователя сигналов, вторые вход и выход которого йодключены соответств но к дервым выходу и входу блока управления, второй вход и второй и тре тий выходы которого соединены соотве ственно с выходом генератора сигнало и спервым и со вторым входами второго формирователя сигналов, третий и четвертый входы и выход которого под ключены соответственно к первому вых ду блока питания, ко второму выходу Первого коммутатора и к первому вход второго коммутатора, входы первого компаратора соединены соответственно с первым выходом второго коммутатора и со вторым выходом блока питаНИН, третий выход которого подключен ко второму входу второго коммутатора, а вход - к третьему выходу перво го коммутатора, вход регистра чтения соединен с выходом первого компаратора, а вькод - с первым входом второго компаратора, второй вход которого подключен к первому выходу регистра записи, а выход - к третьему входу блока управления, четвертые вход и выход которого соединенй соответственно с выходом схемы сравнения и со входом регистра записи, второй вькод которого подключен к тр тьему входу второго коммутатора, пер вый , второй и третий входы и первый вых.од первого регистра адреса соединены соответственно с выходом второго регистра адреса, с первым выходом третьего регистра адреса, с первым выходом и со входом четвер того регистра адреса, вторые выходы первого, третьего и четвертого регистров адреса подключены к соответствующим входам схемы сравнения, вхо ды второго и третьего регистров адреса соединены с четвертым выходом первого коммутатора, четвертый вход первого регистра адреса подключен к пятому выходу блока управления, а третий выход - к четвертому входу вт рого коммутатора, пятый вход и второ выход которого являются соответствен но входом и выходом устройства, введены триггер, счетчик,регистр зоны, третий компа1 атор, пятый и шестой регистры адреса, элемент ИЛИ и элементы И, причем входы регистра зоны и первые входы первого и- второго эле ,мейтов И соединены соответственно с пятым и с шестым выхода м и блока управления, первый вход третьего элемента И и установочный вход счетчика подключены к седьмому выходу блока управления, выход первого и входы четвертого элементов И соединены соответственно с пятым входом, с восьмым и с девятым выходами блока управления, выходы счетчика подключены к седьмому выходу блока управления,, выход первого и входы «четвертого элементов И соединены соотве.тственно с пятым входом, с восьмым и с девятым выходами блока управления, выходы счетчика подключены к одним из входов третьего компаратора и входам пятого элемента И, выход которого соединен с первым входом шестого элемента И, второйВХОД которого подключен к выходу четвертого элемента И и счетному о входу счетчика, а выход к информационному входу пятого регистра адреса, адресные вход и выход которого соединены соответственно с третьим выходом и четвертым входом первого регистра адреса, другие входы третьего компаратора подключены к выходам регистра -зоны, а выход - ft установочному входу триггера, инверсный выаод которого соединен со вторым входом первого элемента И, а прямой вькод со вторыми входами вторйго и третьего элементов И, выходы которых подключены соответственно ко входам элемента ИЛИ, выход которого.соединен со входом сброса триггера, шестым входом блока управления и информацион ным входом шестого регистра адреса, информационный выход которого подключен к четвертому входу схемы сравнения, а адресные вход и выход соединены соответственно с пятым выходом и входом первого регистра адреса. На чертеже изображена функциональная схема предлагаемого устройства. Устройство содерясит первый формиройатель 1 сигналов, генератор 2 сигналов, регистр 3 программ, блок 4 управления с пятым выхо(ом 5, первый коммутатор 6 с четвертым.выходом 7, предназначенные для генерации программ, первый 8, второй 9, третий.. 10 и чeтвeptый 11 регистры адреса, . схему 12 сравнения, пятый регистр 13 адреса, второй формирователь 14 сигналов, блок 15 питания, обеспет чивающий программируемое питание, первый компаратор 16 аналогового типа, регистра 17 чтения, регистр 18 записи, второй компаратор 19, второй коммутатор 20, шестой регистр 21 адреса, первый 22, второй 23, третий 24, четвертый 25, пятый 26 и шестой 27 элементы И, элемент ИЛИ 28, триггер 29, счетчик 30, регистр 31 зоны и третий компаратор 32 Первый и второй входы и выход регистра 3 программ соединены соответственно с первым ВЫХОДОК1 первого коммутатора 6, с первыми входом и выходом первого формирователя сигналов 1, вторые вход, и выход котороГО пс5 1 ключены соответственно к первым выходу и входу блока 4 управления. Второй вход и второй и третий выходы блока 4 управления соединены соответственно с выходом генератора 2 сигналов и с первым и .вторым входа ми второго формирователя 14 сигналов третий и четвертый входы и выход которого подключены соответственно к первому выходу блока 15 питания, ко второму выходу первого коммутатора 6 и к первому входу второго коммутатора 20, Входы первого компаратора 16 соединены соответственно с пер вым выходом второго коммутатора 20 . и со вторым выходом блока 15 питания, третий выход которого подключен ко второму входу коммутатора 20, а вход - к третьему выходу первого ком мутатора 6, Вход регистра 17 чтения соединен с выходом первого компаратора 16, а выход - с первым входом второго компаратора 19,, второй вход которого подключен к tiepBOMy входу регистра 18 записи, а выход - к третьему входу блока 4 управления. Четвертые вход и выход блока 4 управ ления соединены соответственно с выхо дом схемы 12 сравнения и со входом регистра 18 записи, второй выход которого подключен к третьему входу второго коммутатора 20, ПервШ, второй и третий входы и первый выход пе вого регистра 8 адреса соединены соответственно с выходом второго регис ра 9 адреса, с первым выходом третье го регистра 10 адреса и с первым вы дом и со входом четвертого регистра 11 адреса, вторые выходы первого 8, третьего 10 и иетвертого 11 регистро X адреса подключены к соответствующим входам схемы 12 сравнения. Входы рого 9 и третьего 10 регистров адреса соединены с четвертым выходом 7 первого коммутатора 6, Четвертый вхо 26 первого регистра 8- адреса подключен к пятому выходу 5 блока 4 управления, а третий выход - к четвертому входу второго коммутатора 20, пятый вход и второй выход которого являются соответственно входом и выходом устройства , Входы регистра 31 зоны и первые входы первого 22 и второго 23 элементов И соединены соответственно с пятьпи 5 и с шестым выходами блока 4 управления. Первый вход третьего элемента И 24 и установочный вход счетчика 30 подключены к седьмому выходу блока 4 управления. Выход первого 22 и входы четвертого 25 элементов и соединены соответственно с пятым входом, с восьмым и с девятым выхода-, ми блока 4.управления. Выходы счетчика 30 подключены к одним из входов третьего компаратора 32 ,и входам пятого 26 элемента И, вькод .которого соединен с первым входом шестого элемента И 27, второй вход которого под- ключен к выходу четвертого элемента И 25 и счетному входу счетчика 30, а выход к информационному входу пятого регистра 13 адреса, адресные вход и выход крторого соединены соответственно с четвертыми выходом и входом первого регистра 8 адреса, Дру гие входы третьего компаратора 32 подключены к выходам регистра 31 зоны, а выход к установочному входу триггера 29, инверсный вькод которого соединен со вторым входом первого элемента И 22, а Прямой выход со вторыми входами второго 23 и третьего 24 элементов И, выходы которых подключены соответственно ко входам элемента ИЛИ 28. Выход элемента ИЛИ ,28 соединен со входом сброса триггера 29, шестым входом блока 4 управления и информационным входом шестого регистра 21 адреса, информационный выход которого подключен к четвертому входу cxefb 12 сравнения, а адресные вход и выход соединены соответственно с пятыми выходом н входом первого регистра 8 адреса. Устройство работает следующим об- разом. Предпагаемое устройство проводит функционаитьный контроль интегральных блоков схем памяти по трем аппаратно реализованным программам. При вьтолнении первой программы первоначально производится запись фона нулей во все ячейки проверяемой памяти, затем осуществляется последовательный перебор ячеек с выполнением для каждой из них операции запись единицы - чтение единицы - запись нуля - чтение нуля, после чего производится запись фона единиц во все ячейки проверяемой памяти с последукхцим последовательным перебором ячеек и выполнением для каждой из них операций запись нуля - чтение нуля - запись единицы чтение единицы. Эта программа исполь зуется только для выявления отказов, при которых из ячейки постоянно считывается нуль, или единица не- « зависимо от записываемой в нее инфор мации, и тем самым позволяет определить предполагаемую годную зону пров ряемой памяти, которая затем контролируется второй или третьей программой. Минимальный размер годных зон задается заранее и хранится в регист ре 31 зоны, а максимальный размер оп ределяется программно, что дает возможность получить информацию о распределении этих зон по проверяемой /памяти. При выполнении второй программы первоначально во все ячейки записывается фон нулей. После SToifo в пе вую ячейку записывается едини Ё|а, Затем из остальных ячеек считывается фон, потом единица и в ячейку внов записывается фоновое значение. Такая последовательность операций повторяется для каждой ячейки памяти. Вслед за этим проводится проверка с инвертированными данными. Эта программа позволяет проверить функционирование ячеек, правильность адресации и взаимовлияния ячеек в предлагаемой годной зоне памяти. При выполнении третьей программы первоначально во все ячейки записывается фон нулей, после чего каждая пара ячеек проверяется следзпощим образом: во вторую ячейку записывается единица, из первой считывается фон, во вторую записывается фон, из пер вой считывается фон, в третью записывае ся единица, из первой считывается фон и т.д. Посла того, как все ячейки проверены по отношению к первой, последовательность повторяется для второй ячейки памяти и т,д. Затем данные инвертируются и последовательность повторяется. Эта программа позволяет наиболее полно оценить работоспособность предлагаемой годной зо28ны памяти, так как проверяются основные ее параметры: функционирование ячеек, правильность адресации, взаимовлияние ячеек, одновременный набор, время выборки при считывании и время восстановления после записи. Первоначально с первого коммутатора 6 заносятся исходные данные в регистр 3 программы о номерах программ и режиме контроля, режим годен II негоден , контроль проводится до получения первого сигнала Брак, режим автоматического поиска годных зон, в регистр 31 зоны о количестве последовательно годных ячеек, образукщих зону, в блок 15 питания для задания уровней логических сигналов и напряжений питания проверяемой памяти, во второй формирователь 14 сигналов, для задания временных параметров сигналов, воздействующих на прореряемую память, а также во второй 9 и третий 10 регистры адреса, после чего осуществляется луск программного блока 4, в котором аппаратно реализованы три программы функционального контроля. По командам первого формирователя 1 сигналов блок 4 управления осуществл яет управление вторым формирователем 4 сигналов в необходимом режиме (запись или чтение выходные сигналы которого поступают на объект контроля через второй коммутатор 20. Блок 4 управления также формирует и заносит исходные данные в.регистр 18 записи (данные при записи, ожидаемый код при чтении), Выходные данные из объекта контроля через второй коммутатор 20 поступают на вход первогс компаратора J6, где сравниваются с заданными уровнями логических сигналов и заносятся в регистр 17 чтения, после чего второй компаратор 19 сравнивает коды регистров чтения J 7 и залиси 18. Результат сравнения поступает в блок 4 управления, который формирует сигнал Брах или Годен, Все сигналы, формируемые блоком 4 управления, синхронизируются генератором 2 сигналов. Формирование адреса ячейки проверяеой памяти производится впервом реистре 8 адреса сигналами блока 4 упавления согласно алгоритмам выполяемых программ путем добавления выитания единицы из содержимого перого регистра 8аадреса или обмена инормации со вторым 9, третьим 10, чйтвертым 11, пятым 13 и шестым 21 регистрами адреса. Затем адрес из первого регистра 8 адреса через втор коммутатор 20 передается на соответствующие входы объекта контроля. При выполнении первой програмйы содержимое первого регистра 8 адреса сравнивается схемой 12 сравнения с ко дом адреса верхней границы проверяемой памяти, хранящимся в третьем ре гистре 1C адреса. Блоком 4 управлени по результату сравнения вырабатываю ся сигналы Конец записи фона, Инвертирование данных, Конец первой программы. Сигнал Годен при наличии признака первой программы проходит через четвертый элемент И 25 и добавляет ед ницу в счетчик 30. Если код счетчика 30 равен нулю, пятый элемент И 26 формирует потенциал, разрешающий npow хождение сигнала с выхода четвертого элемента И 25 через шестой элемент И 27, на информационный вход пятбго регистра 13 адреса. По этому сигналу содержимое первого регистра В адреса передается в пятый регистр 13 адреса который предназначен для хранения адреса нижней границы предполагаемой годной зоны. При отсутствии сигнала Брак в счетчике 30 накапливается число последовательно годных ячеек памяти, которое сравнивается с содержимым регистра 31 зоны третьим компаратором 32, выходным сигналом которого устанавливается в единичное состояние триггер 29. Единичное состояние триггера 29 указьшает на обнаружение предполагаемой годной зоны, адрес верхней границы которой регистрируется в тестом регистре 21 адреса сигналом с выхода элемента ШШ 28. По этому сигналу содержимое первого регистра 8 адреса передается в шестой регистр 21 адреса, а также сбрасывается в нулевое состояние триггер 29, и производится запуск второй или третьей программы на дальнейший контроль выявленной зоны. Выходной сигна элемента ИЛИ 28 формируется по единич ному состоянию триггера 29 при наличии сигнала Брак, или сигнала Коне первой программы, которые проходят соответственно через второй 23 и третий 24 элементы И на входы элемента ИЛИ 28. Кроме того, сигналом Брак, счетчик 30 устанавливается в нулевое состояние а по сигналу Конец первой программы и нулевому/состоянию триггера 29 первый элемент И 22 вырабатывает сигнал Конец контроля. При выполнении второй или третьей программы содержимое первого регистра 8 адреса сравнивается с кодом четвертого 11 и шестого 21 регистров адреса схемой 12 сравнения. В четвертом регистре 11 адреса хранится адрес ячейки памяти, в которую-записано тест-сяово, а в шестом регистре 21 адреса,адрес верхней границы предполагаемой годной зоны. При сравнении кодов первого 8 и четвертого II регистров адреса соответствующими сигналами блока 4 управления осуществляется восстановление фона в ячейке, адрес которой находится в первом регистре 8 адреса. Затем этот адрес наращивается на единицу и производится запись тест-слова по модифицированному адресу. После этого код адреса с первого регистра 8 адреса передается для хранения в четвертый регистр 11 адреса и вьтолнение.программы продолжается. Сравнение кодов первого 8 и шестого 21 регистров адреса осуществляется каждый раз при чтении тест-слова, и, в случае сравнения, блоком4 управления вырабатывается сигнал Конец программы, после чего граничные адреса обнаруженной годной зоны выводятся на печать по концу печати или по сигналу Брак, полученному при прохождении второй или третьей программы, после чего запускается первая программа контроля. Технико-экономическое преимущество предлагаемого устройства заключается в том. Что оно обеспечивает . контроль интегральных блоков памяти в режиме автоматического поиска год ных зон и дает возможность получить информацию о распределении годных зон в накопителе проверяемого блока памяти, необходимую на этапе разработки и в процессе производства, за счет его расширяется область применения устройства. Формула изобретения Устройство для контроля интегральых блоков памяти, содержащее генератор сигналов, регистр программ, форирователи сигналов, регистры адреса, схему сравнения, регистр чтения, егистр записи, компараторы, коммуаторы, блок управления и блок пита иия, причем первый и второй входы и выход регистра программ соединены со ответственно с первым выходом первог коммутатора, с первыми входом и выхо дом первого формирователя сигналов, вторые вход и вьЪсод которого подключены соответственно к первым выходу и входу блока управленияj второй вход и второй и третий выходы которого соединены соответственно с выходом генератора сигналов и с первым и со вторым входами второго формирователя сигналов третий и четвертый входы и выход которого подключены соот- ветственно к первому выходу, блока пи тания, ко второму выходу первого коммутатора и к первому входу второго коммутатора, входы первого компаратора соединены соответственно с первы выходом второго коммутатора и со вторым выходом блока питания, третий выход которого подключен ко второму входу второго коммутатора а вход к третьему выходу, первого коммутаг тора, вход регистра чтения соединен с выходом первого .компаратора, а выход - с первым входом второго компаратора, второй вход которого подклю чен к выходу регистра записи, а выход - к третьему входу блока управления, четвертые вход и вДход которого соединены соответственно с выходом сравнения и со входом регистра записи, второй выход которого подключен к третьему входу второго коммутатора, первый, второй и третий входы и первый выход первого регистра адреса соединены соответственно с выходом второго регистра адреса, с первым выходом третьего регистра адреса, с первым выходом и со входом четвертого регистра адреса, вторые выходы первого, третьего и четвертого регистра адреса подключены к соответствующим входам схемы сравнени входы второго и третьего регистров адреса соединены с четвертым выходом первого коммутатора, четвертый вход первого регистра а хреса подключен к пятому выходу блока управления, а третий выход - к четвертому входу вто рого коммутатора, пятый вход и второй выход которого являются соответтственно входом и выходом устройства, отличающееся тем, что, с, целыд расширения области применения устройства за счет обеспечения режима поиска годных зон в накопительwjx интегральных блоках памяти, оно содержит триггер, счетчик, р.егистр зоны, третий, компаратор, пятый и шестой регистры адреса, элемент ИЛИ и элементы И, причем входы регистра зоны и первые входы первого и второго элементов И соединены соответственно . с пятьгм и с шестым выходами блока управления, первый вход третьего элемента И и установочный вход счетчика подключены к седьмому выходу блока управления, выход первого и входы четвертого элементов И соединены соответственно с пятым входом, с восьмым и с девятым выходами блика управления, выходы счетчика подключены к седьмому выходу блока управления, выход первого и входы четвертого элементов И соединены соответственно с пятым входом, с восьмым и девятьм выходами блока управления выходы счетчика подключены к одним з входов третьего компаратора и входам пятого элемента И, выход которого соединен с первым входом шестого элем мента И, второй вход которого подключен к выходу четвертого элемента И и счетному входу счетчика, а выход к информационному входу пятого регистра адреса, адресные вход и выход которого соединены соответственное с третьим выходом и четвертым входом первого регистра адреса,, другие входы третьего компаратора подключены к выходам регистра зоны, а выход - к установочному входу триггера, инверсный выход которого соединен со вторым входом первого элемента И, а прямой выход со вторыми входами второго и третьего злементов И, выходы которых подключены соответственно ко входам элемента ИЛИ, выход которого соединен со входом сброса триггера, шестым входом блока управления и информационней входом шестого регистра адреса, информационный выход которого подключен к четвертому входу схемы сравнения, а адресные вход и выход соединены соответственно с пятыми выходом и входом первого регистра) адреса/ .Источники информации, принятые во внимание лри экспертизе 1,Авторское свидетельство СССР 354473, кп. 6 и С 29/00, 1970. 2.Патент США 375J649, кл. G и С 29/00, опублик. J973 (прототип) .

41

W