Устройство для сопряжения двух вычислительных машин Советский патент 1981 года по МПК G06F3/04 

Изобретение относится к вычислительной технике и может быть исполь зовано в вычислительных системах. Известны устройства для сопряжения двух вычислительных машин, содер жащие регистры, элементы И, ИЛИ, блоки усилителей-приемников и усилителей-передатчиков, которые обеспечивают двухсторонний обмен информацией между ЦВМ 1. Недостатком известных устройств является ограниченная область применения, так как они применимы лишь для сопряжения однотипных ЦВМ, Наиболее близко к предлагаемому устройство для сопряжения вычислительных машин, содержащее буферные регистры, восемь коммутаторов, блок управления, дешифратор команд, блок сравнения, дв-а элемента задержки, блоки усилителей-приемников и усилителей-передатчиков, регистр приема информации с внешних линий, регистр выдачи информации во внешние линии регистры приема синхронизируквдеЛ ийформации с внешних линий,регистр«ыда чи синхронизирующей информацииво .внешние линии,триггеры управления J2 , Недостаток указанного устройства состоит в ограничейной области приме нения, так как оно позволяет обеспечить сопряжение только однотипных вычислительных машин. Цель нзо ретёнкя - расширение области применения устройства. Поставленная цель достигается тем,, что в устройство, содержащее блок усилителей-приемников, группа входов которого является первой группой входов устройства, блок усилителейпередатчиков, первая группа входов которого соединена с группой Baxoj f 3 блока триггеров управления, а груп- . па выходов является первой группой выходов устройства, регистр выходных синхросигналов, блок регистров синхросигналов, информационные входы которых |подключены к первому выходу блока усилителей-приемников, блок формирования сигналов управления обменом, входиой и выходной коммутаторы, четыре блока элементов И, регистр информации и коммутатор чтения, введены блок информационных,регистров и коммутатор регистров синхросигналов, причем второй выход блока усилителей-приемников подключен к информационному входу входного коммутатора, а третий выход - к первому входу блока формирования сигналив

управления обменом, второй, третий и четвертый входы которого соединены со второй группой входов устройства, первый выход - с управляющим входом коммутатора регистров синхросигналов, второй выход - с управляющими входами первого и второго блока элементов И и первым управляющим входом выходного коммутатора, третий выход - со вторьом управляющим входом выходного коммутатора и первым входом блока триггеров управления, четвертый, пятый и шестой выходы - соответственно со вторым входом блока триггеров управления и управляющими входами коммутатора чтения и входного ком1/ утатора, а первый вход - с третьим входом блока триггеров управления, вторая группа выходов которого подключена к управляющим входам блока регистров синхросигналов, выходы которого соединены с соответствукяцими информационньвии входами коммутатора регистров синхросигналов, выходом подключенного к первому ; входу регистра информации, второй вход которого соединен с выходом коммутатора чтения информационные входы которого соединены соответственно с первым, вторым и третьим выходами блока и н форма-г ционных регистров, первый, второй и третий входам которого соединены соответственно с первым вьдходом входного коммутатора и выходами третьего и четвертого блоков элементов И, информационные входы которых подключены соответственно ко второму и третьему выходам входного коммутатора, а управляющие входы - к соответствующим выходам первого блока элементов И, группы выходов и входов регистра информации являются соответственно второй группой выходов и третьей группой входов устройства, и первый и второй выходы соединены соответственно с информационным входом первого блока элементов И и входом регистра выходных синхросигналов, выходом соединенного с информационным входом второго блока элементов И, выход которого подключен ко второму входу блока усилителей-передатчиков, первый и второй входы выходного -коммутатора соединены соответственно со вторым и третьим выходами блока информационных регистров, а выход - с третьим входом блока усилителей-передатчиков, первый выход блока формирования сигналов управления обменом соединен со второй rpyrfnoft выходов устройства.

Блок формирования сигналов управления обменом содержит два узла, формирования адреса, входы и выходы которых подключены соответс1венно к первому и второму входам и шестому и пятому выходгии блока, узел формирования синхросигнала записи, первый вход и выход которого подключены соответственно к первым входу и выходу блока, узел управления записью, первый и второй входы которого соединены соответственно с первым и третьим входами блока, первый выход с четвертым выходом блока, а второй выход - со вторыми выходом блока и входом узла формирования синхросигнала записи, и узел синхронизации, первый ивторой входы которого подключены соответственно к первому и четвертому входами блока, а первый и второй выходы - соответственно к третьему выходу блока и третьему входу узла формирования синхросигнала записи.

Узел формирования адреса содержит дешифратор, выходы которого являются выходом узла, входы подключены к соответствующим входам триггера и выходам счетчика, входы которого соединены соответственно с выходами первого и второго элементов И, первые входы которых соединены со входом узла, а вторые входы - с соответствующими выходами триггера.

Узел формирования синхросигнала записи содержит элемент И, входы которого подключены соответственно к первому и второму входам узла, а выход - к первому входу элемента ИЛИ второй вход и выход которого являются соответственно третьим входом и выходом узла.

Узел синхронизации содержит десят элементов И, три элемента ИЛИ, два счетчика, два элемента И-НЕ, триггер и генератор импульсов, причем первые входы первого элемента ИЛИ и первого и второго элементов И подключены ко второму входу узла, первый, второй и третий входы первого счетчика соединены соответственно с первым входо блока и выходами первого и второго элементов И, первый выход - с первым входами третьего и четвертого элементов И и первого элемента И-НЕ и вторым входом первого элемента И, второй выход - с третьим входом первого элемента И и вторым входом второго элемента И, а третий выход с первым входом пятого элемента И, вторыми входами первого элемента ИНБ и третьего элеме нта И и третьим входом второго элемента и, выход первого элемента И-НЕ подключен ко вторым входам четвертого и пятого элементов И, второй вход первого элемента ИЛИ соединен с выходом шестого .элемента И и входом триггера, первый вход второго счетчика подключен к выходу генератора импульсов, второй и третий входы - соответственно к выходам второго и третьего элементов ИЛИ, первый- выход - к первому входу ijiecToro элемента И, второй и третий выходы-к соответствующим входам второго элемента И-ИЕ, выходом соединенного со вторым входом шестого элемен та И входы второго элемента ИЛИ подключены соответственно к вьюсодам седьмого и восьмого элементов и, первые входы которых соединены соответственно с первым и вторым выходами триггера, а .вторые входы - соответственно с выходами четвертого и пятого элементов И, входы третьего элемента ИЛИ подключены соответственно к выходам девятого и десятого элементов И, первые входы которых соединены соответственно со вторым и первым выходами триггера, а вторые входы - соответственно с выходами четвертого и пятого элементов И. Уэел управления записью содержит Элемент И, первым входом соединенный через элемент задержки с первым входом узЛа, вторым входом - с первым входоь первого триггера и первым выходом второго триггера, второй выход которого является вторым выходом узла, а вход - с выходом первого элемента ИЛИ и первым входом второго элемента ИЛИ, вход которого является первым выходом узла, а вто рой вход подключен к выходу элемента И и второму входу первого триггер выход которого соединен со вторым входом первого элемента ИЛИ, второй вход которого является вторым входом узла. На чертеже приведена блок-схема предлагаемого устройства. Устройство содержит регистр 1 информации, коммутатор 2 чтения, ре гистр 3 выходных синхросигналов пер вый и второй блоки 4 и 5 элементов И выходной коммутатор 6, блок 7 уси лителей-лередатчиков, третий и четвертый блоки 8 и 9 элементов И, бло

Регистр информации, принимаюьшй байт с внешних линий

Р,11

%12

Р.13

Prll

Pfl2 Prl3 Pf 11

Регистр чтения, на РИФ

,

Pj.13,

, Pj.13 , 10 регистров информации, регистры 11,12 и 13 восьмиразрядные, блок 14 регистров синхросигналов, восьмиразрядные регистры 15 и 16, коммутатор 17 регистров синхросигналов, входной коммутатор 18, блок 19 формирования сигнсшов управления обменом, содержащий узлы 20 и 21 формирования гщреса, узел 22 синхронизации, узел 23 формирования синхросигнала записи и узел 24 управления записью, блок 25 усилителей-приемников, блок 26 триггеров управления (БПРУ), первая ЭВМ 27, вторая ЭВМ 28 триггеры 2931, вхоЬы 32-35 блока 19, Узел 23 содержит элементы И 36 и ИЛИ 37. Узел 20 включает элементы И 38 и 39, счетчик 40, триггер 41 и дешифратор 42. Узел 21 включает элементы И 43 и 44, счетчик 45, триггер 46 и дешифратор 47. Узел 22 состоит из первого и второго элементов И 48 и 49, первого счетчика 50, третьего элемента И 51, первого элемента И-КЕ 52, четвертого и пятого элементов И 53 и 54, генератора 55 импульсов, второго счетчика 56, седьмого и восьмого элементов И 57 . и 58, второго элемента ИЛИ 59, второго элемента И-НЕ 60, шестоЬо элемента И 61, триггера 62, девятого и десятого элементов И 63 и 64, первого и третьего элементов ИЛИ 65 и 66. Узел 24 содержит элемент 67 задержку, элемент И 68, первый триггер 69, первый элемент Или 70, вторые триггер 71 и элемент ИЛИ 72. Регистр 1 является регистром обмена как при чтении в ЭВМ 27, так и при чтении в ЭВМ 28. Коммутатор 2 совместно с узлом 21 обеспечивает запись содержимого двух регистров блока 10 в регистр 1 в соответствии с таблицей.

Регистр 3 выходных синхросигналов служит для хранения кода прерывания выдаваемого ЭВМ 27. Выдача содержимого регистра 3 осуществляется через блок 5 и выходной коммутатор 6 по управляннцим сигналам узла 24. Блок 4 предназначен также для выдачи содержимого регистра 1 в регистры 12 и 13 при чтении в ЭВМ 27.

Выходной коммутатор б предназначен для посылки в ЭВМ 27 байтов информации, считываемых из регистров 12 и 13 и выдаваемых через блок 7. Блоки 7 и 25 предназначены для согласования параметров электрических сигналов при обмене.

Блок 10 регистров вьшсхпняет роль буфера (аккумулятора). В нем накапливаются байты информации для последукнцей пересылки их параллельным 16-разрядным кодом а ЭВМ 28 или побайтной посылки в ЭВМ 27, т.е в устройстве осуыествлявтся использование одного и то;го же буфера для двхгхстороннего обмена.

Блок 14 йрехдаазначен для приема, хранения и едачи кода прерывания, сопрогожда|аазаго байт инфо1 ацив ачитьюаемой из ЭВМ 27. В его состав ахОдйт два регистра, подключением входов которьве к блоку 215 ynpaieлявт триггер 31, а выходов к регистру 1 через коювутатсф 17 - узел 23

Узел 20 предназначен для управления входным ког«(утатором 18. В исход ном состоянии содержимое счетчика 40 и триггера 41 равно нулю. С приходсял первого сигнала пре1яявания по шине 73 от ЭВМ 27 содержимое счетчика 40 становится равнъоА единице, поскольку этот сигнал через элемент И 38)открытые высоким потенциалом нулевого выхода триггера 41, поступает на счетный вход счетчика. С приходом второго и третьего сигналов на шину 73 содержимое счетчика 40 становится равным 2 и 3 соответственно, причем второй сигнал проходит через элемент И 39, а третий через элемент И 38. Кроме того, при содержимом счетчика, равном трем, и поступлении очередного сигнала на шину 73 триггер 41 переключает вход .счетчика 40, обеспечивая тем .самым содержимое в нем, равное единице (счетчик имеет коэффициент счета,.равный трем). Такой счетчик необхрдим потому, что блок 10 содержит ТРИ регистра, входы которых должны пол1ключаться последовательно входным коммутаторам 18 к блоку 25 усилителей-приемников.

Узел 21 предназначен для управления коммутатором 2 при записи инфорг мации в ЭВМ 28. Исходное состояние и функционирование его аналогичны : узлу 20. На его вход поступает сигнал с шины 33, формируемый ЭВМ 28 как сигнал чтения, а сигнал управления с выхода дешифратора 47 обеспечивает считывание содержимого двух регистров блока 10 через коммутатор 2 в последовательности, по- казанной в таблице.

Узел 22 управления обменом предназначен для аппаратурной поддержки логики обмена. Он обеспечивает синхронизацию процесса записи байтов в регистры блока 10 и Чтение. Узел о 22 устанавливает соответствие между скоростью поступления байтов с внешних линий ЭВМ 27 на регистры блока 10 и скоростью чтения их через регистр 1 в ЭВМ 28, а также формирует сигналы прерывания для посылки их и кодов прерывания в ЭВМ 27 и 28. Последнее необходимо для достижения устойчивости (без сбойности) и получения требуемых временных характеристик обмена, вход счетчика 50 управления обменом соединен с шиной 73, на которую поступает сигнал прерывания от ЭВМ 27, сопровождающий каждый байт инфо{ ации. Трехвходовые элементы И 48 и 49 соединены с шиной 35 сигнал на которой формируется : ЭВМ 28.

Узвя 23 управления приемом синхросигнецтов прёдн 1значен для пбдключения регистров блока 14 ко входам регистра 1 иутем управления коммутатором 17

Узел 24 предназначен для выдачи опережа1С14их сигналов прерывания чере триггер 29 .в ЭВМ 27 в случае, когда последняя выполняет команду Чтение а также для управления блоками 4 и 5 и выходньвч коммутатором б при выполаеиии ЭШ 28 команды Запись .

Устройство работает следующим образом.

Рассмотрим первоначально случай, когда инициатором обмена является ЭВМ 27 и ос5лаествляется запись информации из ЭВМ 27 в ЭВМ 28. В этом случае ЭШ1 27 выполняет команду Запись , а ЭВМ 28 - команду Чтение ЭВМ 27 вьвдает сигнал прерывания на ишну 73/ код прерывания - в регистр 15, а байт информации - в регистр 11 запись кода прерывания в регистр 15 осуществляется узлом 20, поскольку в этом случае сигналом преЕклвания триггер 31 установлен в , а единичный выход триггера соединен с управлякп 9Ш входом регистра 15. Запись первЪго байта информациив регистр 11 осуществляется управляющим сигналом узла 20, который формируется на первом выходе дешифратора 42 и подключает регистр 11 через входной коммутатор 18 к блоку 25, поскольку В- исходном состоянии триггер 41 находится в нулевом состоянии, а содержимое счетчика 40 посjje поступления первого сигнала прерывания шины 73 становится равньм единице. Сигнал с шины 73 поступает также в узел 22, обеспечивая добавление в счетчик 50 единицы (в исходном состоянии счетчики 50,56 и триггер 62 р нулевом состоянии). Высокий уровень сигнала с первого выхода счетчика поступает через элементы И 53 и 57 на элемент ИЛИ 59, поскольку в этом случае на вход элемента И 57 подан высокий уровень потенциала с нулевого выхода триггера 62. С вывода элемента ИЛИ 59 си нал поступает на вход счетчика 56, Рс.зрешая счет импульсов, идущих от генератора 55, что необходимо для формирования импульса требуемой длительности, следующего с требуемой задержкой. С этой целью в состав узла 22 включены элементы И-НЕ 60 и И 61. Последний формирует передний фронт импульса по истечении соответствующей паузы, для чего он управляе ся сигналом с шины двоичного счетчика 56, имеющего вес, равный длительности времени задержки. Длитель ность импульса формиру ется элементом И-НВ 60. СформированньЕй импульс на выходе элемента И 61 через элемент ИЛИ 65 поступает на триггер 30 устанавливая последний в . Единичный выход триггера 30 соединен через блок 7 с внешней линией ЭВМ 27 Поэтому установка триггера 30 в единицу и посылка байта готовности из регистра 3 через блок 5, управляетмь й узлом 22, в блок 7 озчдчает готовность устройства к принятию очередного байта. Второй байт также сопровождается сигналом, вьздаваемым ЭВМ 27 на шину 73, и кодом прерывания. Однако второй байт информации принимается в регистр 12, а код прерь.Еания - в регистр 16. Запись их, как и ране осуществляется сигналами, формуемыми соответственно на выходе дешифратора 42 и триггера 31. Кроме того, при появлении второго сигнала на шине 73 содержимое счетчи ка 50 увеличиваетсяна единицу. При этом ка выходе элемента И 51 формуется сигнал (устанавлизвается потенциал высокого уровня), который через элемент ИЛИ37 поступает как сигнал прерывания в ЭВМ 28 и на коммутатор 17. Код прерывания с регистра 16 че.ез коммутатор 17 и регистр 1 поступает в ЭВМ 28 для обработки. Последняя по результатам обработки кода прерывания выдает сигнал на шину 33, который означает готовность ЭВМ 28 к считыванию информации. Этот сигнал через элемент И 43 поступает в счетчик 45, на выходе дешифратора 47 устанавливается сигнал, по которому содержимое регистров 11 и 12 параллельным кодом считывается в регистр 1 через коммутатор 2 и далее поступает в кодовые шины ЭВМ 28. Одновременно с чтением информации с регистров .11 и 12 происходит запись очередного байта в регистр 13. После считывания информации в ЭВМ 28 последняя формирует сигнал на шиНе 35, по которому происходит вычитание из содержимого счетчика 50 двух единиц. Это означает, что произошло чтение информации с очередной пары регистров и они готовы принимать очередные байты информации. Вычитание осуществляется при помощи элементов И 48 и 49, при этом возможны два варианта вычитания: вычитание при значении счетчика, равном двум, когда сигнал на шине 35 сформирован до того, как появился сигнал на шине 73, и вычитание при содержимом счетчике 50, равном трем когда сигнал на шине 73 появился раньше, чем на шине 35. В первом случае сигнал с шины 35 поступает через элемент И 48 и устанавливает считчик 50 в ноль. Во втором случае этот сигнал поступает через элемент И 49 и устанавливает счетчик 50 в 1. Возможен также случай, когда ЭВМ 28 не успевает .считывать информацию с регистров блока 10. Поэтому с целью исключения процессов наложения поступающих байтов в узел 22 предусмотрена блокировка обмена при заполнении всех регистров блока 10. Блокировка заключается в импульса на триггер 30 и осуществляется при помощи элементов И-НЕ 52, И 53 и 54 и счетчика 56. До тех пор, пока ,содержимое счетчика ВО равно трем,, на выходе элемента И-НЕ 52 поддерживается низкий потенциал, запрещающий формирование разрешающего сигнала на входе счетчика 56, элементы И 53, 54,57 и 58 закрыты. В том случае, если задержки при .считывании нет, очередной (четвер тый) байт информации заносится в регистр 11, и процесс обмена продо.т жается. Отличие состоит лишь в том, что по второму сигналу, формируетТому ЭВМ 28 на шине 33, возбуждается второй выход дешифратора 47, и в ВМ 28 «считывается содержимое ре- гистров 1з и 11, а по третьему сиглалу- содержимое регистров 12 и 13. ; Работа устройства при выполнении перации чтения из ЭВМ 28 отличается от изложенного тем, что в этом csnyчае задействуется узел 24 управления записью. В этом случае ЭВМ 27 , выполняет операцию Чтение, а ЭВМ 28 - Запись, причем, как и прежде, ЭВМ 27 считывает информацию побайтно, а ЭВМ 28 записывает словами, кратными байту (для приведенной конкретной реализации 16разрядными словгими) . В отличие от рассмотренного слу-, чая ЭЮ 27 выдает сигнал не на шину

73,а на шину 74,причем ЭВМ 28 Лормирует сигйал на шине 34. Возникновение сигнала на шине 34 означает, что информация из ЭВМ 28 записана в регистр 1. Этот же сигнал поступает через элемент ИЛИ 70 на счетный вход триггера 71 (исходное состояние трйггеров 69 и 71 нулевое) . Триггер. 71 устанавливается в единичное состояние. Открываются элементы И блоков 4 и В,и байт информации из регистра 1 заносится в регистр 12.г Сигнал с шины 34 через элементы ИЛИ 70 и 72 устанавливает триггер 29 в . Выход триггера соединен с внешней линией ЭВМ 27 через блок 7. Сигнал на этой линии воспринимается ЭВМ 27 как сигнал готовности устройства, и ЭВМ 27) обработав байт (код) прерывания выданный из регистра 3, через блок 5 формирует сигнал Чте ние на шине 74.

Сигнал на шине 74 означает, что байт информации ЭВМ 27 считан. Этот сигнал поступает на элемент 67 за|1цержки и далее через элемент И 68 на триггер 69, устанавливая последний в . Элемент 67 задержки : необходим для задания паузы, необходимой для выдачи ЭВМ 27 сигнала на шину 74 (выполнения операции Чтение). Триггер 71 задержанным сигналом устанавливается в О, обеспечивая выдачу на блок 7 второго байта информации иэ регистра 1 через блоки 4 и 9, регистр 13 и коммутатор 6. Появление второго сигнала на шине 74 означает, что второй байт информации считан в ЭВМ 27. Этот сигнал через элементы И 36 и ИЛИ 37 поступа, ет в ЭВМ 28 как сигнал готовности устройства к продолжению обмена. ЭВМ 28 выдает в регистр 1 очередное слово и формирует сигнал на шине 34. Далее процесс продолжается аналогично изложенному.

Обмен, инициируемый ЭВМ 28, отличается от изложенного лишь тем, что процесс начинается установкой ЭВМ 28 сигнала на шине 34, который проходит через элементы ИЛИ 70 и 72, устанавливает высокий потенциал на выходе триггера. Последний вызывает преЕ ывание ЭВМ 27. Далее, в зависимости от кода прерывания, считанного с регистра 3 через блок 5, ЭВМ 27 либо выставляет сигнал иа шине 73, если она выполняет операцию ЗаП1фь , либо на шине 74, если операци1)Запись выполняет ЭВМ 28.

, Таким образом,предлагаемое устройство обеспечивает обмен между двумя разнотипными ЭВМ.

Формула изобретения

Устройство для сопряжения двух вычислительных машин, содержащее блок

усилителей-приемников/ группа входов которого является первой группой входов устройства,, блок усилителейпередатчиков, первая группа входов которого соединена с группой выходов 5 блока триггеров управления, а группа выходов является первой группой выходов устройства, регистр выходных синхросигналов, блок регистров синхросигналов, информационные входы

Q которых подключены к первому выходу блока усилителей-приемников, блок формирования сигналов управления обменом, входной и выходной коммутаторы, четыре блока элементов И, регистр информации и кo Iмyтaтop чтения, отличающееся тем, что, с целью расширения области применения устройства, в него введены блок информационных регистров и коммутатор регистров синхросигналов,

0 причем второй выход блока усилителей-приемников подключен к информационному входу входного коммутатора, а третий выход - к первому входу блока формирования сигналов управлеS ния обменом, второй, третий и четвертый входы которого соединены со вто-. рой группой входов устройства, первый выход - с управляющим входом коммутатора регистров синхросигналов,

0 второй выход - с управляющими входами первого и второго блоков элементов И ипервым управляющим входом выходного коммутатора, третий выход - со вторым управляющим входом выходно, го коммутатора и первым входом блока триггеров управле1 я, четвертый, |п,ятый и шестой выходы - соответст- венно со BTOEttJM входом блока тригге-) ров управления и управляющими входами коммутатора чтения и axojEjHoro

0 колмутатора, а первьхй вход - с

третьим входом блока триггеров управления, вторая группа выходов которого подключена к управля|(щим входам блока регистров синхросигналов, выходы которого соединеиы с сответствукикимн информаг оимыми входами коммутатора регистррв синхросигналов, выходом подключенного к первсму вхо ду регистра информации, второй вход

Q которого соединен с выходом кс 4мутатора чтения, информахшонные входы которого соединены соответственно с первым, вторым и третьим выходами блока информационных регистров, первый, второй и третий входы которого

Э соединены соответственно с первг выходом входного коммутатора, и выходами третьего и четвертого блоков элементов И, информационные входы которых подключены соответственно

0 ко второму и третьему выходам входного коммутатора, а управляющие входы к соответстаукицим вьосодам первого блока элементов И, группы выходов и входов регистра информации являются

5 .соответственно второй группой выхрдов и третьей группой входов устройства, а первыЯ и второй выходы соединены соответственно с. информационным входом первого блока элемен тов И и входом регистра выходных синхросигналов, выходом соединенног с информационным входом второго бло ка элементов И, выход которого подключен ко второму входу блока усили телей-передатчиков, первый и второй входы выходного коммутатора соедине ны соответственно со вторым и треть выходами блока информационных регис ров, а выход - с третьим входом бло ка усилителей-передатчиков, первый выход блока формирования сигналов управления обменом соединен со второй группой выходов устройства. 2.Устройство по П.1, отличающееся тем, что блок формирования сигналов управления обменом содержит два узла формирования адреса, входы и выходы которых подключены соответственно к первому и второму входам и шестому и пятому выходам блока, узел формирования синхросигнала записи, первый вход и выход которого подключены соответственно к первым входу и выходу бло ка, узел управления записью, первый и второй входы которого соединены соответственно с первым и третьим входами блока, первый выход - с чет вертым выходом блока, и второй выход - со вторым выходом блока и входом узла формирования синхросигнала записи, и узел синхронизации, первый и второй входы которого подключены соответственно к первому и четвертому входам блока, а первый и второй выходы - соответственно к третьему выходу блока и третьему входу узла формирвания синхросигнал записи. 3.Устройство по ПП.1 и 2, отличающееся тем, что узел формирования адреса содержит дешифратор, выходы которого являются выходом узла, входы подключены к соответствующим входам триггера и выходам счетчика, входы которого со динены соответственно с выходами первого и второго элементовИ, первые входы KOToixJx соединены со входом узла, а вторые входы - с соотве ствующими выходами триггера. 4.Устройство по ПП.1 и 2, о т личающееся тем, что узел формирования синхросигнала записи содержит элемент И, входы которого подключены соответственно к первому и второму входам зла, а выход - к первому входу элемента ИЛИ, второй вход и выход которого являются сйот ветственно третьим входом и выходом узла. 5.Устройство по пп, 1 и 2, о т личающееся тем, что узел синхронизации содержит десять элементов И, три элемента счетчика, два элемента И-НЕ, триггер и генератор импульсов, причем первые входы первого элемента ИЛИ и первого и второго элементов И подключены ко второму входу узла, первый, второй и третий входы первого счетчика соединены соответственно с первым вхо дом блока и выходами первого и второго элементов И, первый выход - с первыми входами третьего и четвертого элементов И и первого элемента И-ЙЕ и вторым входом первого элемента И, второй выход - с третьим входом первого элемента И и вторым входом второго элемента И, а третий выход - с .первым входом пятого элемента И, вторыми входами первого элемента И-НЕ и третьего элемента И и третьим входом второго элемента И, выход первого элемента И-НЕ подключен ко вторым входам четвертого и пятого элементов И, второй вход первого элемента ИЛИ соединен с выходом шестого элемента И входом триггера, первый вход второго счетчика подключен к выходу генератора импульсов, второй и третий входы - соответственно к выходам второго и третьего элементов ИЛИ, первый выход - к первому входу шестого элемента И, второй и третий выходы - к соответствующим входам второго элемента И-НЕ, выходом соединенного со вторым входом шестого элемента И, входы второго элемента ИЛИ подключены соответственно к вы- ходам седьмого и восьмого элементов И, первые входы которых соединены соответственно с первым и вторьпл входами триггера, и вторые входы - соответственнр с выходами четвертого и пятого элементов И, входы третьего элемента ИЛИ подключены соответственно к выходам девятого и десятого элементов И, первые входы которых соединены соответственно со вторым и nepBt Bvi выходами триггера, а вторые входы - соответственно с выходами четвертого и пятого элементов И. 6.Устройство по пп. 1 и 2,о т личающееся тем, что узел управления записью содержит элемент: И, первым входом соединенный через элемент задержки с первым входом узла, вторым входом - с первым входом первого триггера и первым выходом второго триггера, второй выход которого является вторым выходом узла, а вход - с выходом первого элемента ИЛИ и первым входом второго элемента ИЛИ, вход которого является первым выходом узла, а второй вход подключен к выходу элемента И и вто рому входу первого триггера, выход которого соединен со вторым, входом