Программируемое постоянное запоминающее устройство Советский патент 1981 года по МПК G11C17/00 

I

Изобретение относится квычислительной технике и может быть использовано при построении вычислительных устройств дискретной автоматики на базе больших интегральных схем.

Известно програмируюемое постоянное запоминающее устройство, содержащее полупроводниковую подложку, на которой вместе с ячейкой памяти формируется интегральная схема записи и стирания с использованием конденсатора l . .

Однако для элементов памяти на халькогенидных стеклах зто неприемлемо из-за большой требуемой емкости конденсатора.

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее накопитель, три дешифратора с адресными формирователями, блок разрешения считывания, первые управляющие ключи, первые входы которых соединены с первыми выходами накопителя, первые и вторые входы которого соответственно соединены с первыми и вторыми выходами соответствующих первых управляющих ключей, шины записи-считьшания, входные-выходные шины управления . Недостатками этого устройства являются необходимость пoдвe{ eния ко всем выходным контактам интегральной схемы повышенного напряжения записи, что усложняет применение интег10ральной схемы в одноплатных конструкциях, а также усложняет аппаратуру записи за с.чет увеличения числа нестандартных выходных цепей записи и наличие одной цепи управления как

15 дещифратором, так и шиной записи, что ограничивает .возможности управления режимом формирования снура и тем самым снижает надежность устройства. Кроме того, в этом устройстве не

20 обеспечивается управление разрядом шин накопителя в течение времени ожидания и считывания, что уменьшает быстродействие устройства. Цель изобретения - повышение надежности и быстродействия устройства. Для достижения поставленной цели в програмируемое постоянное запоминающее устройство введен блок записи-считывания, блок управления записью, вторые управляющие ключи и элемент разряда шин накопителя, вход которого соединен со второй шиной управления и со входом третьего дешифратора, а выход - со вторыми входами первых управляющих ключей, третьи и четвертые входы которых соединены соответственно с выходом третье fo дешифратора и с первыми выходами соответствующих блоков записи-считыт вания, первые входы которых соединены с третьими выходами соответствующих первых, управляющих ключей, вт.орые входы - с первой шиной управлени и входом второго дешифратора, а третьи, четвертые и пятые входы - соответственно с первым и третьим выхода ми блока управления записью, первый вход которого соединен со второй шиной управления, а второй - с третьей шиной управления, шестые и седь мые входы блоков записи-считывания соответственно соединены с выходом блока разшерения считьшания и с соответствующими входными шинами, вход блока разрешения считывания сое динен с четвертой шиной управления, вход первого дешифратора соединен с первой шиной управления, а выход с первьм входом вторых управляющих ключей, вторые входы которых соединены с выходом второго дешифратора, а выход - с третьими входами накопителя. Блок записи-считьюания содержит входной усилитель,ключ записи,первый .и второй ключи управления записью,вы ходной усилитель, элемент защиты выходного усилителя, элемент сдвига уровней постоянного напряжения, при этом выход входного усилителя соединен с первым входом элемента защиты выходного усилителя, второй вход которого соединен с шестым входом блок а выход - со входом элемента сдвига уровней постоянного напряжения, выход которого подключен к первому . входу выходног о усилителя, второй и третий вход которого соединены соответственно со вторым и шестым входами блока, а выход - с первым входом первого ключа управления записью, второй вход которого соединен с пятым входом блока, а выход - с nepsbDvi входом второго ключа управления за- . писью, второй вход которого соединен с выходом ключа записи и с первым входом блока, а выход - с первым входом ключи Записи, второй и третий входы которого соответственно соединены с четвертым и третьим входами блока, и первый и второй входы входного усилителя соответственно соединены с первым и вторым входами блока. Блок управления записью содержит два эмиттерных повторителя и нагрузочный элемент, при этом первые входы нагрузочного элемента и первого эмиттерного повторителя соединены со вторым входом блока, второй вход первого эмиттерного повторителя - с первым входом блока, выход нагрузочного элемента - с первым выходом блока, а выход.первого эмиттерного повторителя - со входом второго эмиттерного повторителя и со вторым выходом блока, а выход второго эмиттерного повторителя - с третьим выходом блок. На фиг. 1 и 2 представлены соответственно блок-схема и структурная схема программируемого постоянного запоминающего устройства, конструктивно исполняемого в одном кристалле интегральной схемы; на /фиг. 5 - пример электрической схемы. Организация памяти MX П, где М число адресуемых слов памяти, П число считываемых разрядов в одном слове памяти. Оборудование, ограниченное пунктирной линией и обоз1наченное Фрагмент 1, относится только к первому разряду памяти. Для построения остальных разрядов используются аналогичные фрагменты, подключаемые, как показано на фиг. 1,2 и 3. Устройство содержит накопитель 1, состоящий из элементов памяти, вто-. рые управляющие ключи 2, дешифраторы 3-5 с адреснь ми формирователями, элемент 6 разряда шин накопителя, блок 7 записи-считьгоания, блок 8 управления записью, блок 9 разрешения считьшаиия, шины 10 входные-выходные, первые управляющие ключи 11, шины 12 записи-считьтания, первую 13, вторую-14, третью 15 и четвертую 16 управляющие шины. Принцип работы заключается в следующем .

При подаче сигналов адреса и выборки кристалла происходит активизация соответствующих управляющих ключей 2 и 11 .

В режиме чтения блок 7 записи-считывания задает ток считьшания через адресованные цепи считьтания и в зависимости от величины сопротивления адресованных элементов в каждом фрагменте считьшаются уровни напряжений, соответствующие логическому нулю или логической единице. Блок 9 разрешения считьтания согласовывает уровни сигнала разрешения считывания с уровнями внутренних сигналов схемы, а также позволяет стробировать считьшаемую в выходной каскад информацио во времени, благодаря чему можно уменьшить время завершения переходных процессов в схеме. Элемент 6 разряда шин накопителя позво,ляет разряжать горизонтальные шины,

которые могут заряжаться токами утечки, а также в результате считывания слов, в которых элементы памяти находятся в высокоомном состоянии и, . тем самым, исключить одновременный разряд всех горизонтальных шин накопителя . Запись в элементы памяти производится последовательно. Выбор необходимого разряда адресуемого слова осуществляется подачей на шины 10 входные-выходные сигналы нулевого уровня. Оборудование, осуществлшощее запись информации (оборудование контроля, программатор), обеспечивает подачу на вход второй управляющей шины 14 напряжения, равного напряжению сигнала Ujgj . В связи с тем, что первые управляющие клн)чи 11 не являются иДеальньми и на шины невыбравных разрядов накопителя может попаст высокое напряжение записи блоки 7 эаписи-считьшания осуществляют также коммутацию на землю шин невыбранных разрядов накопителя через первые управляющие ключи 11. Блок управлени записью предназначен для уменьшения мощности, выделяемой схемой за цикл записи одного бита инфогмации, с целью обеспечения скорости записи информации и улучшения возможностей контроля схемы в процессе производства, а также обеспечивает минймальт ное шунтирование цепей записи, что позволяет управлять формированием сопротивлений элемента памяти в наиболее благоприятных режимах напряжений и токов.

Состав и связи блоков записи-счиг тывания и управления ключами показаны на фиг., 2. Блок записи-считывания содержит входной усилитель 17, задающий режим считьшания и осуществляющий усиление сигнала, элемент 18 защиты выходного усилителя, осуществляющий защиту цепей вькодного усилителя от высокого напряжения, развивающегося при записи на шине 2 записйсчитьшания, элемент 19 сдвига уровней постоянного напряжения, используемый для согласования уровней единицы и нуля, подаваемых с выходного усилителя 17 на выходной усилитель 20, выходной усилитель 20, реализующий приводное ШШ и позволяющий, таким образом, соединять между собой информационные выходы нескольких кристаллов,, ключ 21, записи, пропускающий записьюающий импульс необходимой формы к выбранной шине накопителя при наличии управляющего сигнала блока 8 управления записью,

второй KJB04 22 управления, блокирующий ключ 2 записи при отсутствии сигнала выбора данного разряда и разряжающего шины невыбранных разрядов через первый управляющий клдач И

Первый KJS04 23 управления записы, обеспечивающий управление вторим управлякйцим ключом 22 записи при наличии разрешающего сигнала с блока 8 управления записью.

i На входной усилитель 17 « элемент tS защиты выходного усилителя заводится сигнал выборки е целью уменьшения потребляемой мощности при невыбранном кристалле. Сигнал

запрета выборки заводится на йыходной усилитель 20 с целью стробирования, а также на элемент 18 защиты выходного усилителя с целью от;клк чения.выходного усилителя 20 при

:записи. Блок 8 управления записью , сострит из нагрузочного элемента 24, позволяющего снизить требование к мощности рассеяния на ключе 21 записи каждого разряда, первого эмиттерного повторителя 25, формирукмдего управляющий сигнал записи, подаваемый на второй вход ключей 21 записи, второго змиттерного повторителя 26,, формирующего управляющий потенциал 1 низкого уровня для управления первыми ключами 23 управления заиисьш. Предлагаемая схема позволяет погасить излишек напряжения, который может подаваться во вторую управляющую шину 14 и, таким образом, дополнительно снизить мощность, рассеиваемую на каждом блоке 7 зиписи-считьшания, а также обеспечить минимальное шунтирование цепи записи элемента памяти накопителя 1 другими управляющими цепями.

Пример конкретной реализации устройства применительно к требованиям биполярной технологии показан на электрической схеме, изображенной на фиг. 3. Устройство содержит накопитель, включающий элемент памяти ЭП; развязьшающий диод Д1; разрядный диод Д2; первый управляющий ключ Л2, TJ; элементы, задающие режим считывания, R1, ДЗ; элемент разряда шин накопителя - диод Д5; резистор R4; входной усилитель; элемент защиты Д6; элемент выходного усилителя, совмещенный с элементом сдвига уровней постоянного напряжения R5, R6, Т5, Д7, R7, ключ записи Т6, Т7, Д8, Д10, R8; вентиль разряда невыбранных горизонтальых пган Д9; первый ключ управления записью ТВ, R9; второй ключ управлеия записью Т9, Д11, Д9; первый эмиттерный повторитель Т10, Til, RIO, Rl I;. второй эмиттерный повторитель 12, , R13; нагрузочный элемент

Д12, Д13 и второй управляющий ключ Т2, ТЗ, Д4, ЯЗ.,

Програмируемое запоминающее устройство работает следующим образом.

В исходном состоянии при низком уровне напряжения на входе цепей выбора горизонтальные шины накопителя разряжены через диоды Д2 и Д6, а вертикальные заряжены через схему заряда КЗ,Д4. При считьюании в течение времени существования сигнала выбора в случае высокого сопротивления элемента памяти ЭП горизонтальная шина через К4,ДЗ и Т1 заряжается до положительного значения, превьппающего уровень 1, так как диод Д5 оказьюается закрытым, а величина резистора R4 выбрана значительно больше величины эквивалент. ного сопротив гения цепей считывания. Величина fiA выбрана исходя из сумматорной величины тока утечки всех шин при считывании. Перед обращением к новому адресу памяти сигнал в цепи уменьшается до значения, близкого к нулевому, на время, для разряда горизонтальной шины до низкого уровня. Такая организация дает возможность избежать последовательного накопления зарядов на нескольких горизонтальных шинах при определенных сочетаниях кодов, а затем одновременного разряда их во времени считывания при других сочетаниях кодов. С целью снижения потребляемой мощности цепями считывания питание входного усилителя 17, а также элемента 18 защиты выходного усилителя производится от цепи выбора через диод Д6. Также от

цепи выбора производится питание фазоинверсного каскада выходного ТТЛ усилителя 20. Вместо предлагаемой схемы может также использоваться схема генератора тока по схеме токо5 отвода, включенного либо вместо резистора R7, либо может быть совмещена со схемой элемента 18 защиты выходного усилителя. Запись осуществляется путем подведения к ключу 21

записи напряжения от внешнего генератора записьшающёго импульса, оптимальная форма которого может меняться в зависимости от вида записи (пробой, формирование шнура, стирание

шнура) и состава халькогенидного стекла.

Выбор разряда слов, в который осуществляется запись, определяется номером заземляемой при записи выходной шины выходного усилителя 20. При этом первый ключ 23 управления ,записью этого разряда закрывает второй ключ 22 управления записью и, таким образом, открьшает соответствующий ключ 2 записи. В разрядах, в которых в данный момент запись информации не производится, через резистор R2 на горизонтальные шины может поступать высокий потенциал,однако благодаря открытому, вентилю 17 (Д9) и открытому второму ключу 22 (Т9) управления записью через коллектор Т1 горизонтальные шины незаписываемых разрядов разряжаются, исключая тем самым ошибочную запись. Работа цепей выбора слова памяти в режиме записи обеспечивается путем подачи на третий дешифратор 5 (ДЩЗ) и далее на резистор R2 накопителя 1 повьппенного напряжения записи по сравнению с напряжением, развиваемом на горизонтальных шинах генератора записи, на величину, равную или большую падению напряжения на третьем дешифраторе 5 и резисторе R2. В связи с тей, что существзпот оптимальные значения температур, при которых производится пробой, формирование и стирание шнура, и в то же время желательно обеспечить минимальный интервал .между записью двух бит, необходимо обеспечить минимум мощности, вьщеляемой на элементах схемы. Кроме того, питание цепей смещения первого 22 и второго 23 ключей управления записья от цепи записи привело бы к значительному шунтированию цепи записи вспомогательными цепями и тем самым затруднило бы реализацию режима генератора тока. В связи с тем, что высокие напряжения на элементе памяти развиваются кратковременно, питание цепей смещения ключей 21 записи выполнено от цепи выбора третьего дешифратора 5 через первый эмиттерный повторитель 25, управляемый напряжением, формирующаяся в цепи записи. Резистор R10 в цепи базы первого эмиттерного повторителя 25 установлен с целью защиты перехода база-коллектор от перегрузок при превышении напряжениемО ап напряжение во второй управляющей шине 14, С целью уменьшения площади кристалла, занимаемого памятью, желательно распределить максимальную мощность, выделяемую на одном из ключей 21 записи менсду ключом 21 записи и нагрузочным элементом 24 (Д12, Д13), который является общим для всех ключей 21 записи. Второй эмиттерный повторитель 26 управляется от цепей смещения ключей 21 записи через резистор) R12, однако питается от обычного источника низкого напряжения.

Сигнал размещения считывания в режиме записи равен нулю, в результате чего усилитель считается отключенным ОТ- входной шины, в режиме чтения сигнал Разрешения чтения по ртношинию к сигналу Выбор кристалла подается с задержкой, определяемой временем завершения переходных процессов в цепях выбора адресуемого слова При чтении цепи выбора первого, второго и третьего дешифратора дешифаторы объединяются в одну цепь. В случае использования низких напряжений питания (4,5-5Б} и при достаточном отношении сопротивлений R1 и остаточного сопротивления шнура диод ДЗ может отсутствовать.

При сравнении с известными предлагаемое устройство позволяет упростить конструкцию репрограмируемых постоянных запоминающих устройств благодяря отсутствию согласующих схем между информационными выходами и последующими схемами, выполненных на ТТЛ интегральных схемах, низкий уровень управляющих сигналов на информируемых входах-выходах при записи позволяет устанавливать интегральные схемы полупроводниковых постоянных запоминающих устройств на одноплатных устройствах совместно с другими ин тегральными схемами и осуществлять

програмирование и перепрограмирование после сборки всего устройства в целом.

С целью получения максимального быстродействия элемент разряда обеспечивает управление разрядом шин накопителя как во время ожидания, так и во время считьшания ив то же время обеспечивает реализацию режима генератора тока.

20

Формула изобретения

1. Программируемое постоянное запоминающее устройство, содержащее

накопитель, три дешифратора с адресными формирователями, блок разрешения считывания, первые управляющие ключи, первые входы которых соединены с первыми выходами накопителя,

первые и вторые входы которого соответственно соединены с первыми и вторыми выходами соответствующих первых управляющих ключей, шины записи-считьгоания, входные-выходные шины управления, отличающееся тем, что, с целью повышения надежности и быстродействия устройства, оно содержит блок записи-считывания, &ЛОК управления записью, вторые управляющие ключи и элемент разряда шин накопителя, вход которого соединен со второй шиной управления и со входом третьего дешифратора, а выход - со вторыми входами первых уп-

равляющих ключей, третьи и четвер-г тые входы которых соединены соответственно с выходом третьего дешифрато-. ра и с первыми выходами соответствующих блоков записи-считывания, первые . входы которых соединены с третьими

выходами соответствующих первых клю-. чей, вторые входы - с первой шиной управления и входом второго дешифратора, а третьи, четвертые и пятые входы - соответственно с первым, вторым и третьим выходами блока управления записью,первый вход которого соединен со второй шиной управления, а второй - с третьей шиной управле-. ния, шестые и седьмые входы блоков записи-считывания соответственно сое динены с выходом блока разрешения считьгеания и с соответствзтощими .входными-выходными шинами, вход блока разрешения считьшания соединен с четвертой пшной управления, вход nep вого дешифратора соединен с первой шиной управления, а выход - с первьм входом вторых управляющих ключей, вторые входы которых соединены с выходом второго дешифратора, а выход с третьими входами накопителя 2. Устройство по п. 1 о т л и чающееся тем, что блок .записи-считьгоания содержит входной усили тель, ключ записи, первый и второй ключи управления записью, выходной усилитель, элемент защиты выходного усилителя, элемент сдвига уровней постоянного напряжения, при этом выход входного усилителя соединен с первым входом элемента защиты выходного усилителя, второй вход которого соединен с шестым входом блока, а выход - со входом элемента сдвига уровней постоянного напряжения, выход которого подключен к первому вхо ду выходного усилителя, второй и тре тий вход которого соединены соответственно со вторым и шестым блока, а выход - с первьм входом пер вого ключа управления записью, второй вход которого соединен с пятым 512 входом блока, а выход - с первым BXO-I дом второго ключа управления записью, второй вход которого соединен с выходом ключа записи и с первым входом блока, а выход - с первым входом ключа записи,.второй и третий входы которого соответственно соединены с четвертым и третьим входами блока, а первый и второй входы входного усилителя соответственно соединены с ,. первым и вторым входами блока. 3. Устройство по п, I о т л и чающееся тем, что блок управления записью содержит два эмиттернык повторителя и нагрузочный злемент, при этом первые входы нагрузочного элемента и первого эмиттерного повторителя соединены со вторым входом блока, второй вход первого эмиттерного повторителя - с первым входом блока, выход нагрузочного элемента - с первым выходом блока, а выход первого эмиттерного повторителя - со входом второго эмиттерного повторителя и со вторым выходом блока, а выход второго эмиттерного повторителя - с третьим вЕаГходом блеска. Источники информации, принятые во внимание при экспертизе 1.Патент Японии № 53 39241, кл. 99(7) С 13, о ПУ б лик. . 2,Авторс|;ое свидетельство СССР № 586498, кл. G 11 С 17/00, 1976 (прототип).

t f t

I

neHfnt

ft t t

fO

Фи1.2