Буферное запоминающее устройство Советский патент 1981 года по МПК G11C19/00 

Изобретение относится к технике построения буферных запоминающих устройств (БЗУ) и может найти применение в аппаратуре передачи данных, используемой в системе автоматической телеграфной связи. Известно буферное запоминающее устройство tl , содержащее накопите ли , число которых равно числу источников сообщений (абонентских линий), переключающие устройства опроса нако пителей, информационные шины, шины опроса и записи. Информация от источников сообщений предварительно накапливается в накопителях, а затем путем, поочередного опроса накопителей выводится на вход передатчика. Недостатком такого устройства является неэффективное использование суммарной емкости накопителей, каждый из которых предназначен для хранения информации тол ко одного какого-либо источника сообщений. Наиболее близким по технической сущности к изобретению является буферное запоминающее устройство 2, содержащее основной накопитель, промежуточные накопители,первую и вторую группу элементов И,третью группу элементов И, шифратор, дешифратор, анализаторы заполнения, элемент ИЛИ-НЕ, входные шины, шины записи, шину опроса, шины считывания информации из промежуточных накопителей, выходную шину. в известном устройстве информация, от источников записывается в общий для всех основной накопитель, при этом принадлежность информации к тому, или иному источнику шифруется и в виде дополнительного кода записывается в контрольные разряды основного накопителя. Перед выводом информации на выходную шину устройства она считывается в промежуточные накопители, каждый из которых предназначен для хранения информации только одного вполне определенного источника. Промежуточные накопители имеют небольшую емкость, соответствующую числу символов, составляющих выбранную для данного устройства стандартную группу, подлежащую передаче. Преимуществами этого устройства являются эффективное использование емкости накопителя, упрощение устройства и по вышение его надежности. Недостатком известного устройства является то, что при заполнении одно го из промежуточных накопителей прекращается опрос основного накопителя, что снижает скорость вывода информации из основного накопителя и в конечном итоге задерживает доставку ин формации получателю. Целью изобретения является повыше ние быстродействия устройства. Поставленная цель достигается тем что в буферное запоминающее устройст во, содержащее накопитель, информационные входы которого подключены к выходам элементов И первой группы, первый контрольный вход - к выходам, шифратора, адресные входы - к выходам адресного блока, а управляющий вход накопителя подключен к выходу первого элемента И, информационные выходы накопителя подключены к первым входам элементов И второй группы, а первый контрольный выход накопителя подключен к входу дешифратора , выходы которого подключены к вторым входам соответствующих элемен тов И второй группы, группу дополнительных накопителей, входы каждого из которых подключены к выходам соответствующих элементов И второй гру пы, управляющий выход к входу соответствующего формирователя сигнала переполнения, а выходы группы дополнительных накопителей являются инфор мационными выходами устройства, дополнительно введены элементы И третьей группы, первые входы каждого из которых подключены к выходу соответс вующего формирователя сигнала переполнения , а вторые входы - к соответствующим выходам дешифратора, гру пу элементов НЕ, входы каждого из ко торых подлючены к выходу соответствующего формирователя сигнала переполнения, а выход - к третьим входам соответствующих элементов И второй группы, элемент ИЛИ, входы которого подключены к выходам элементов И тре тьей группы, а выход - к второму кон 24 рольному входу накопителя, элемент равнозначности, первый вход которого подключен к ВТОРОМУ контрольному выходу накопителя,а выход их - к четверть1м. входам элементов И второй группы, дополнительный накопитель, информационные выходы которого подключены к входам адресного блока, элементы И четвертой группы, первые входы которых подключены к выходам адресного блока, вторые входы - к выходу элемента ИЛИ, элемент НЕ, вход которого подключен к управляющему выходу дополнительного накопителя, а выход к третьим входам элементов И четвертой группы, формирователь конца адреса, входы которого подключены к выходам адресного блока, а выход к второму входу дополнительного накопителя, и триггер, вход которого подключен к выходу формирователя конца адреса, а выход - к второму входу элемента равнозначности. На чертеже представлена схема предлагаемого устройства. Устройство содержит накопитель 1, группу дополнительных накопителей 2, элементы И первой группы 3, элементы И второй группы Ц, элемент И 5. шифратор 6, дешифратор 7 формирователь 8 сигнала переполнения, элемент И-ИЕ 9 входные шины 10, на которые поступает информация от источников сообщенийj шины 11 разрешения записи, шины 12 опроса накопителя, шипы 13, на которые поступают сигналы разрешения считывания из промежуточных накопителей, выходные шины 14, на которые поступает информация из группы дополнительных накопителей, адресного блока 15, который в соответствии с поступлением на его-счетный вход тактовых сигналов формирует код адреса, поступающий на адресные входы накопителя 1. В состав устройства входят элементы И третьей 1б и четвертой 17 групп, группа элементов НЕ 18, элемент НЕ 19 элемент НЕ 20, формирователь 21 конца адреса, дополнительный накопитель 22, триггер 23-и элемент 24 равнозначности. Работает предлагаемое устройство следующим образом. Информация от источников сообщения. например телеграфных аппаратов, поступает на шины 10 и далее по сигналам разрешения записи, поступающим поочередно на шины 1 1, записывается 5 8 накопитель 1. При этом в контрольные разряды накопителя 1 с выхода шифратора записывается двоичный код по тому же адресу, по которому запи сывается информация от источника. Таким образом, в накопителе 1 содержится информация, поступающая от источника с отметками о принадлежнос ти этой информации тому или иному -,;;точнику. При считывании информации из накопителя 1 двоичный код, содержащий в контрольных разрядах по опрашивае мому адресу, поступает на входы дешифратора 7 и преобразуется в позиционный код, который обеспечивает выбор элемента И второй группы k. При этом обеспечивается проходжение считанной из накопителя 1 информации в накопители 2. Накопители 2 последовательно опрашиваются сигналами разрешения считывания, поступаю щими поочередно на шины 13. При наличии в промежуточном накопителе ин формации производится ее вывод на шину 14. Заполнение промежуточных накопителей контролируется формирова телями 8, выходы которых подключены к входам элемента И - НЕ 9. При заполнении накопителей 2 на выходе элемента И-НЕ 9 формируется сигнал, запрещающий поступление сигналов опроса с шины 12 на вход опроса основного накопителя через элемент И 5. При заполнении одного или несколь ких дополнительных накопителей 2, но не всех, опрос основного накопителя продолжается. При этом сигнал о заполнении с выхода блока 8, связанного с заполненным накопителем 2 пос-. тупает через элемент НЕ 18 на один из входов второй группы элемента И второй группы k и запрещает поступле ние считанной из накопителя 1 информации на вход заполненного прсмежуточного накопителя. Сигнал о заполнении накопителя 2 с выхода формирователя 8 поступает с задержкой на такт опроса накопитеЛЯ 1, В результате чего этот сигнал поступает на вход элемента И 1б в следующий за тактом заполнения такт обращения к данному накопителю 2, при котором поступающая на его вход информация из накопителя 1 не записывается. Сигнал о заполнении с выхода элемента И 16 через элемент. ИЛИ 20 поступает на один из вхо дов элементов И 17 четвертой группы 2 И на дополнительный контрольный вход накопителя 1. Если накопитель 22 свободен, на вход элементов И 17 поступает сигнал, разрешающий запись кода адреса с блока 15 в накопитель 22. Таким образом, в накопителе 22 будет содержаться код адреса ячейки накопителя 1, информация из которой не была считана в накопитель 2 ввиду его заполнения. При записи кода адреса в накопитель 22 на вход элементов И 17 через элемент Н 19 подается сигнал, запрещающий запись в накопитель 22. Сигнал о заполнении осуществляет запись 1 в дополнительный контрольный разряд накопителя 1 по адресу ячейки, в которой содержится информация, несчитанная в накопитель 2. При завершении цикла опроса ячеек памяти накопителя 1 формирователь 21 формирует сигнал, который обеспечивает опрос накопителя 22, запись содержащ.гося в нем кода блока 15 и установку триггера 23 в единичное Состояние, в результате этого последующий опрос накопителя 1 начинается не с начального адреса, а с адреса той ячейки информация которой не была принята промежуточным накопителем 2 в предшествующем цикле. Благодаря этому сокращается время вывода информации из накопителя 1 на выход устройства. При повторном опросе накопителя 1 на вход накопителей 2 проходит только информация, содержащаяся.в ячейках памяти, в дополнительный контрольный разряд которых записана 1. Это обеспечивается тем, что на четвертые входы элементов И 4 с выхода Элемента 24 поступает сигнал разрешения, поскольку с выхода дополнительного контроль но гораз ряд а накопителя 1 и выхода триггера 23 на оба входа ее поступает 1. После опроса накопитель 22 освобождается, в результате чего на вход элементов И 17 через эле- : , мент НЕ 19 поступает сигнал, разрешающий запись в накопитель 22. Работа предлагаемого устройства ассмотрена при условии, что опрос чеек памяти накопителя 1 осуществяется без разрушения содержащейся ней информации. Такие накопители настоящее время в связи с развиием интегральной полупроводниковой технологии получили наибольшее распространение. При использовании в предлагаемом устройстве накопителя, в котором опрос ячеек памяти-разрушает содержащуюся в них информацию, например накопитель на ферритовых элементах памяти, при заполнении промежуточного накопителя 2 считанная из накопителя 1 информация,вновь перезаписывается по опрошенному Адресу по цепи регенерации, которая в таких накопителях имеется (на чертеже не показана). Преимущество предлагаемого устройства по сравнению с известными заключается в повышении скорости вывода информации из основного накопителя и доставки ее потребителю. В известных.устройствах вывод информации прекращается, как только один из промежуточных накопителей заполнен. В предлагаемом устройстве опрос основного накопителя в таких случаях продолжается. При этом информация относящаяся к незанятым промежуточным накопителям, считывается из основного накопителя и затем после группирования выводится на выход уст ройства. Информация, относящаяся к занятому п|эомежуточному накопителю, сохраняется в основном накопителе, а увеличение скорости ее вывода дос тигается тем, что после завершения цикла опроса основного накопителя повторный опрос его осуществляется с адреса ячейки, информация которой не была принята занятым промежуточным накопителем. Формула изобретения Буферное запоминающее устройство содержащее накопитель, информационные входы которого подключены к выходам элементов И первой группы, пе вый контрольный вход - к выходам ши ратора , адресные входы - к выходам .адресного блока, а управляющий вход накопителя подключен к выходу перво элемента И, информационные выходы н копителя подключены к первым входам элементов И второй группы, а первый контрольный выход накопителя подклю чен к входу дешифратора, выходы кот рого подключены к вторым входам соответствующих элементов И второй группы, группу дополнительных накопителей, входы которых подключены к выходам соответствующих элементов И второй группы, управляющий выход к входу соответствующего формирователя сигнала переполнения, а выходы дополнительных накопителей группы являются информационными выходами устройства, отличающе-еся тем, что, с целью повышения быстродействия,оно содержит третью группу элементов И, первые входы которых подключены к выходу соответствующего формирователя сигнала переполнения, а вторые входы - к соответствующим выходам дешифратора , группу элементов НЕ, входы которых подключены к выходу соответствующего формирователя сигнала переполнения, а выход - к третьим входам соответствующих элементов И второй группы, элемент ИЛИ, входы которого подключены к выходам элементов И третьей группы, а выход - к второму контрольному входу накопителя, элемент разнозначности, первый вход которого подключен к второму контрольному выходу накопителя, а выход - к четвертым входам элементов И второй группы, дополнительный накопитель, информационные выходы которого подключены к входам адресного блока, четвертую группу элементов И, первые входы которых подключены к выходам адресного блока, вторые входы - к выходу элемента ИЛИ, элемент НЕ, вход которого подключен к управляющему .выходу дополнительного накопителя, а выход - к третьим входам элементов И четвертой группы, формирователь конца адреса, входы которого подключены к выходам адресного блока, а выход - к второму входу дополнительного накопителя, и триггер, вход которого подключен к выходу формирователя конца адреса , а выход к второму входу элемента равнозначности. Источники информации, принятые во внимание при экспертизе 1.Патент ФРГ № 1268652, кл. G 11 С 9/00, 1969. 2.Авторское свидетельство СССР по заявке № 2526171/18-24, кл. С 9/00, 31.03.73 (прототип).

И

/f

rJ

н

24

т г

jT

19