Дешифратор Советский патент 1981 года по МПК G06F5/00 

Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении дешифраторов в преобразователях интервала времени в цифровой код. Известен дешифратор, состоящий из логических элементов . Недостаток известного устройства сострит в сложности его реализации при дешифрации результата т-тактного преобразователя интервала времени в цифровой код. Наиболее близким к предлагаемому по технической сущности и схемному построению является дешифратор, соде жащий (q-1) элементов И, где q . Недостаток данного дешифратора та же заключается в его сложности, связанной с реализацией сложных логиче ких уравнений при дешифрировании результата преобразования интервала вр мени в цифровой код. Целью изобретения является упрощение ус1ройства. Поставленная цель обеспечивается тем, что дешифратор, содержащий (q-l) элементов И, где q , дополнительно содержит q суммирующих блоков, причем 1-ий суммирующий блок () содержит )2q-i сумматоров, объединенных в К ярусов, где К равно числу итераций выполнения операции J---(до получения единицы), входы первого яруса сумматоров i-oro суммирующего блока соединены соответственно с выходами переноса сумматоров (1+1)-ого суммирующего блока и с выходом i-oro элемента И, выходы суммы сумматоров j-oro яруса соединены со входами сумматоров (j+l)-oro ярус.л, входы сумматоров первого яруса q-oro суммирующего блока соединены с входами задания времени дешифратора, а последний ярус в q-oro суммирующего 3 блока выполнен на полусумматора, выхо ды уммы сумматоров К-ых всех суммирующих блоков являются выходами дешиф ратора, первые входы всех элементов И соединены с управляющим входом дешифратора, а вторые входы элементов И соседнего каскада являются информационными входами дешифратора. На чертеже представлена функциональная схема предлагаемого дешифратора для т-тактного преобразователя интервала времени в цифровой код при m 16, Этот дешифратор имеет q- loQj 6 выходов. Количество выходов определяе и количество групп, которых также рав йо m Ц. Предлагаемый дешифратор содержит суммирующие блоки 1-4, состоящие из сумматоров 5- Суммирующий блок 4 содержит также полусумматор 6 Сумматоры 5 и полусумматор 6 объединены в ярусы 7. К шестнадцами входам суммирующего блока 4 подключены соответственно выходы QI , Q2, ... , Q,6 .разрядных триггеров т-тактного счетчи ка преобразователи и элементы И 8-10 На выходе суммы выходного сумматора каждого суммирующего блока (кроме последнего) и полусумматора 6 суммирующего блока k формируются логические функции выходного двоичного кода b - с весом 2 . Тс - с весом TO , d - с весом 2 . Т., е весом 2 . TO . На входах и выходах сумматоров и полусумматора проставлены весовые коэффициенты. На один из входов сумматора каждого, кроме последнего, суммирующего блока через соответствующие элементы И 8-10 подключены соответственно выходы группы соседнего младшего разряда выходного кода. Вторые входы элементов И 8-10 объединены между собой и соединены с выходом Л счетчика преобразователя с весом 2°. TO (где А - логическая функция на выходе счетчика преобразователя, определяющая разрядное чис ло с весом 2° , TO ). На входы суммато ра суммирующего блока 1 поступают Т FO с выходов пе импульсы с весом реноса соответствующих сумматоров вт рого суммирующего блока второй группы. На входы сумматоров второго суммирующего блока 2 поступают импульсы с весом 2 . TO с выхода переноса каж дого сумматора суммирующего блока 3. На входы сумматоров суммирующего блока 3 поступают импульсы с весом 2 . TO с соответствующих выходов пе 6 реноса сумматоров и полусумматора 6 суммирующего блока k. Выходы суммы сумматоров каждого суммирующего блока соединены соответственно со входами сумматоров своей группы. Если к сумматору для т-тактного преобразователя интервала времени в цифровой код при m .16 добавить 16 сумматоров, образовав тем самым пятый суммирующий блок, который формирует на выходе разрядное число с весом 2 .Т а на выходе суммирующего блока вместо полусумматора 6 поставить сумматор, один вход которого соединить через элемент И с выходом пятой группы и с выходом А счетчика преобразователя, то получим дешифратор для тридцатидвухтактнаго преобразователя интервала времени в цифровой код. При этом шестнадцать входов представленного на чертеже дешифратора необходимо соединить с выходом переноса всех сумматоров пятого суммирующего блока. Ко входам сумматоров пятого суммирующего блока группы подключаются соответствующие выходы тридцатидвухтактного счетчика преобразователя. Изъяв из представленной на чертеже схемы четвертый суммирующий блок, получим дешифратор для восьмитактного преобразователя, при этом восемь входов сумматоров третьего суммирующего блока подключаются соответственно к выходам восьмитактного счетчика преобразователя. Аналогично первый и второй суммирующие блоки образуют дешифратор для четырехтактного преобразователя интервала времени в цифровой код. Дешифратор работает следующим образом. т-тактный счетчик т-тактного преобразователя интервала времени в цифровой код при любом m всегда имеет четчетное количество состояний, причем половина этих состояний приходится на время, когда А О, и половина когда А 1. Вес единицы младшего разряда т-тактного счетчика равен а если выбрано кратно степени двух (4, 8, 16, 32 и т.д.), то Л . TQ . При А о количество единиц. Д, зафиксированное в т-тактном счетчике, равно количеству логических единиц, записанных в разрядных триггерах т-тактного счетчика (или количеству триггеров т-тактного счетчика, стоящих в состоянии логической едини589цы). Поэтому простое суммирование единиц с выходов разрядных триггеров т-тактного счетчика с помощью сумматоров определит число, зафиксированное в данный момент в т-тактном счетчике при А 0. В случае, когда А 1 получить искомое число можно также суммированием, но при этом состояние логической единицы разрядных триггеров т-тактного счетчика необходимо принимать равной Д , а состояние логического нуля 2 Л. Такое построение дешифратора потребует вдвое большее количество сумматоров по сравнению с предлагаемой схемой. Если при А 1 суммировать только логические единицы, то на выходе дешифратора, построенного на сумматорах, результат выражается в дополнительном коде. В этом .случае при А 1 на выходе дешифратора, построенного на сумматорах, необходимо включать .в работу преобразователь дополнительного двоичного кода в прямой. Это также значительно усложнит дешифратор. В предлагаемом дешифраторе в сумматорах производится сложение единиц, но при А 1 в работу включаются элементы И 8-10, с помощью которых выход соседнего младшего разряда соединяется со входом сумматоров старшего разряда, за счет чего значение младше го разряда при А 1 суммируется со значением старшего разряда, в результате происходит автоматическое преобразование дополнительного двоичного кода (получающегося от суммирования единиц т-тактного счетчика при А 1) в прямой двоичный код. Когда А О, элементы И 8-10 выключены и не оказывайт влияния на оаботу дешифратора. Применение в дешифраторе сумматоров упрощает дешифратор по сравнению с построением его на логических элементах И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ и т.п.) и позволяет производить как опе рацию сложения, так и операцию преобразования дополнительного кода в прямой на одних и тех же элементах. Благодаря введению логических элементов И 8-10 удалось создать простую схему коммутации устройства с процесса простого суммирования единиц на процесс суммирования с одновременным преобразованием в дополнительном коде результата в прямой код. Формула изобретения Дешифратор, содержащий (q-1) элементов И, где q , отличающийся тем, что, с целью упрощения устройства оно содержит q суммирующих блоков, причем i-ый сум.пирующий блок ((1-q) содержит m S,- 2q- сумматоров, объединенных в К ярусов {где К равно числу итераций выполнения операции (до получения единицы), входы сумматоров первого яруса |-го суммирующего блока соединены соответственно с выходами переноса сумматоров (i+l)-oro суммирующего блока и с выходом i-oro элемента И, выходы суммы сумматоров j-ro соединены со входами сумматоров 0+1)-ого () яруса, входы сумматоров первого яруса q-ro суммирующего блока соединены с входами задания времени дешифратора, а последний ярус q-ro суммирукмцего блока выполнен на полусумматора, выходы суммы сумматоров К-ых всех суммирующих блоков являются выходами дешифраторов, первые входы элементов И соединены с управляющим входом дешифратора, а вторые входы элементов И соседнего каскада являются информационными входами дешифратора. Источники информации, принятые во внимание при экспертизе 1.Алексеенко А.Г. Основы микросхемотехники. М., Советское радио, 1977. с. 52-88. 2.Трачик В. Дискретные устройства автоматики. М., Энергия, 1978, с. 92-120 (прототип).