Устройство для умножения Советский патент 1980 года по МПК G06F7/52 

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислителей, работа которых .основана на принципах цифрового ин: тегрирова11ия (т.е. связана с числоимпульсной обработкой информации). Извертно устройство для умножения, содержащее счетчик, делитель, выходы которых соединены соответственно с первыми и вторыми входаМ.-1 группы элементов И, выходы которых объединены, а также управляемый делитель и триггер l.

Недостатком данного устройства является низкое быстродействие.

Наиболее близким по технической сущности к предлагаемому является множительное устройство, содержащее ЯЬлитель частоты, элемент И, двоичный умножитель, реверсивный счетчик, при этом входы младаиих разрядов первого операнда устройства соединены с информационными входа ми двоичного умножителя, входы стар шил: разрядов второго операнда устройства соединены,с информационными входами вычитакидего счетчика, выход которого соединен с первым входом

элемента И, второй вход элемента И соединен с тактовым входом устройства и счетным входом вычитающего счетчика, выход элемента И соединен со счетным вхрдом двоичного умножителя, входы старших разрядов третьего операнда устройства соединены с информационными входами .реверсивного счетчика, вход установки

10 нуля которого соединен с входом установки нуля устройства, входы записи информации реверсивного счетчик%1, вычитающего счетчика и двоичного умножителя соединены со входом за15писи операндов устройства, выходы реверсивного счетчика соединены с выходами старших разрядов устройства 2.

В данном устройстве в. каждом

20 цикле вычислений;умножитель производит умножение первого операнда X на второй операнд V, представленный на тактовом входе умножителя число25 импульсным кодом (ЧИК .V) представляющим собой последовательность импульсов, число которых равно

N,,.S4-2-,

CD

где Y и соответственно логической и весовой коэффициенты i-ro разряда К-разрядного кода. Длительность цикла вычисления известного устройства равна

Tu,N,,-t,(2)

где период следования импульсов на тактовом входе устройства.

Недостатком данного устройства

является низкое быстродействие.

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что устройство для умножения, содержа/лее делитель частоты, элемент И, двоичный умножитель, реверсивный счетчик, при этой входы млад.ших разрядов первого операнда устройства соединены с информационными

входами двоичноАэ умножителя, входы старших разря юв второго операнда устройства соединены с информационными входами вычитающего счетчика, выход которого соединен с первым входом элемента И, ВТОЕЮЙ вход элемента И соединен с тактовым входом устройства и счетным входом внчитакэдего счетчика, выход элемента И соединен со счетным входом двоичного умножителя, входы старших разрядов третьего операнда устройства соединены с информационными входами реверсивного счетчика, вход установки нуля которого соединен: с входом установки нуля устройства, входы записи информации реверсивного счетчика, -вычитающего счетчика и двоичного умножителя соединены со,входом записи операндов устройства, выходы реверсивного счетчика соединены с выходалта старших разрядов устройства, дополнительно содержит коммутатор и сумматор, причем первый информационный вход коммутатора со единен с выходом элемента И, первый управляющий вход - с входом старшего разряда первого операнда устройства, второй управляющий вход с входом, младшего разряда второго операнда устройства, второй информационный вход - с выходом переноса вычитшэщего счетчика и выходом конца операции устройства, выходы двоичного умножителя и коммутатора соединены соответственно с входами слагаемых сумматора, вход управления реверсом сумматора соединен с сортветствующим входом устройства, информационный .вход - с входом млад-:

шего разряда третьего операнда устройства, вход установки нуля -г с входом установки нуля устройства, вход записи информации - с входом записи операндов устройства, первый и второй выходы переноса сумматора соединены соответственно с входами сложения и вычитания реверсивного счетчика , выход сумматора соединен с выходом младшего разряда устройства, а также тем, что сумматор содержит счетный триггер, элемент и, элемент запрета, элемент ИЛИ, полусумматор, дешифратор переноса, при этом входы слагаемых полусумматора являются входами слагаемых сумматора, выход переноса полусумматора соединен с первым входом дешифратора переноса, второй вход дешифратора соединен с входом управления реверсом сумматора, третий, вход - с выходом суммы полусумматора и импульсным входом счетного триггера, четвертый вход - с выходом счетного триггера и выходом суммы сумматора, первые входы элементов И и запрета являются информационным входом сумматора, вторые входы - входом записи информации сумматора, выходы элементов И и запрета соединены соответстйенно с S-входом счетного триггера и первым входом элемента ИЛИ, второй вход которого соединен с входом установки нуля сумматора, а выход с R-входомсчетного триггера.

На чертеже приведена схема множительного устройства.

Устройство содержит вычитающий счетчик 1, элемент И 2, двоичный умножитель 3, реверсивный счетчик 4, входы 5 первого операнда, входы

6второго операнда, тактовый вход

7устройства, входы 8 третьего операнда устройства, вход 9 установки нуля устройства, вход 10 записи операндов устройства, выходы 11 устройства, коммутатор 12, сумматор 13, вход 14 управления реверсом устройства, выход 15 конца операции, счетный триггер 16, элемент И 17, элемен запрета 18, элемент ИЛИ 19, полусумматор 20, дешифратор 21 переноса, счетчик 22 результата, блок 23 умножения.

Устройство выполнено на базе цифровых элементов. Триггеры, входящие в устройство переключаются в ueifbloptae моменты времени после окончания импульсов на их синхронизирующих входах.

Функционирование устройства основано на принципах цифрового интегрирования (работает циклически).

. Перед началом касждого цикла работы устройства в памяти блока 23 умножения и счетчика 22 результата содержится информация, обусловленная работой устройства в предыдущем цикле.

ЦиклоБЫЧислений начинается с приходом на вход 10 устройства, импульса И 10, по которому с входов 8 в счётчик 22 заносится п 10-разрядный код третьего опеЬанда Z, с входов 6 в счетчик I заносится (К-1)5-разрядный код , представленный старшими разрядами кода второго операнда у , а двоичный умножитель 3 устанавливается в Внекоторый момент после окончания И10 на.вход 7 устройства подается последовательность тактовых импульсов (пи), поступающая на счет ный (вычитающий) вход счетчика 1 и второй вход элемента И 2 на первый вход которого с выхода счетчика 1 l ,дается управляющий сигнгш. По данно му сигналу счетчика 1 разрешается работа элемента И 2, если содержимое счетчика 1 не равно О и запрещена, если содержимое счетчика 1 равно О. Таким образом, ПО ПИ содержимое счетчика 1 начинает умен шаться, а на выходе элемента И 2, вырабатывается последовательность импульсов, поступающих на счетный вход двоичного умножителя 3 и первый информационный вход ко1 {утатора 12, На второй информационный вход коммутатора 12 с выхода переноса сч чика 1 поступает импульс, являющийся признаком конца операции. Коммутатор 12 по сигналам на первом и втором информационных входах, первый из которых определяется логическим значением Х старшего (первого разряда первого операнда X, а второй - логическим значением Vj, млад шего (шестого) разряда второго операнда Ч вырабатывает на выходе последовательность импульсов, поступающих на один из входов слагаемого сумматора 13. На другой вход сл гаемого сумматора 13 с выхода двоич ного умножителя 3 поступает последо вательность импульсов, вырабатываемая по серии импульсов с выхода элемента И 2 и (К-1)5-разрядному коду х , представленному младшими paзpядa aи К 6-разрядного кода операнда X. Каждый импульс последовательности ПИ 12 или ПИ 13 имеет вес 2 и пбдсчитывается счетчиком 3. Режим работы (сложение или выу;итание) счетчика 22 задается с вхо да управления реверсом 14 устройства так, что при нулевом сигнале (т.е. ) счетчик 22 работ&ет на сложение, а при единичном (т.е. ) - на вычитание. Это осуществляется следующим образом. Если на входах слагаемых суммато ра 13 имеются единичные сигналы, то п$)лусумматор 20 .вырабатывает импульс переполнения, поступаннций, при нулевом сигнале на управляющем входе сумматора, через дешифратор 21 на суммирующий вход, а при единичном - на вычитающий вход счетчика 4. Если имеется единичный сигнал только на одном из входов слагаемого сумматора 13, то полусумматор 2 вырабатывает импульс, поступающий на импульсный вход счетного триггера 16. Поэтому во втором случае сумматор 13 работает как одноразрядный реверсивный счетчик, импульсы, перепо;1нения которого поступают. соответственно на вход сложения или вход вычитания счетчика 4. Процесс вычисления (т.е. формирование кода в счетчике 22) будет продолжаться до тех пор, пока счетчик не вьщаст сигнал с выхода переноса. Сигнал переноса делителя поступает на выход конца .операции устройства, сигнализируя о том, что цикл вычисления заканчивается. Поэтому в некоторый момент после окончания данного сигнала прекращается подача-на вход 7 устройства тактовых импульсов. На этом цикл вычислений закончен. Следовательно, с выходов 11 устройства будет сниматься результат вычисления п 10-разрядный код числа I, величина которого определяется выражением() (М1+М2)-2Л (3) где N1 , N-2 число импульсов, выработанных в течение цикла вычисления соответственно на входе умножи геля 3 я колвлутатора 12; логическое значение сигнала на входе 14 управления реверсом; код третьего операнда. Причем N К Y Ni Vnt(x h:5r fi-V-|w r-1 i «2 ) Длительность цикла вычисления i можно определить выражением .(б) где t - период следования тактовых импульсов на входе 7 устрой К-1К-1 ,, ti-«KH ; гч п. f . N-2 5:Ч. 5:Ч;2 П « W- )-Л ill где N - число импульсов на выходе элемента И 2. Сравнивая выражения (2) и (6) получимTu,irT npoT/2(в Из это1ч следует, что при одинаковых результатах вычислений в известном и в предложенном устройстве, предложенное устройство обладает более высоким быстродействием. Формула изобретения 1. Устройство для умножения, содержащее делитель частоты, элемент И, двоичный умножитель, реверсивный счетчик, при этом входы младщих разрядов первого операнда устройства соединены с информационными входами . ДВОИЧН01ЧЭ умножителя, входы cTapKimx

1разрядов второго операнда устройства соединены с информационными вхог дами вычитакндего счетчика, выход которого соединен с первым входом элемента И, второй вход элемента И соединен с тактовым входом устройства и счетным входом вычитающего счетчика, выход элемента И соединен со счетным входом двоичного умножителя, входы разрядов третьего операнда устройства соединены с информационными входами реверсивного счетчика, вход установки нуля которого соединен с входом установки нуля устройства, входы записи информации реверсивного счетчика, вычитающего счетчика и двоичного умножителя соединены со входом записи oпe рандов устройства, выходы реверсивного счетчика соединены с выходами старших разрядов устройства, о т.личающееея тем, что, с целью повышения быстродействия, в него дополнительно введен коммутатор и сумматор, приче первый информационный вход коммутатора соединен с выходом элемента и; первый управляквдий вход - с входом старшего разряда первого операнда устройства, второй управляющий вход - с входом младшего разряда второго oneранда устройства, второй информационный вход - с выходом переноса вычитающего счетчика и выходов конца операции устройства, выходы дво- ичного умножителя и коммутатора соединены соответственно с входами слагаемых сумматора, вход управлени реверсом сумматора соединен с соответствующим входом устройства, информационный вход - с входом МПс1Дшего разряда третьего операнда устройства, вход установки нуля - с

входом установки нуля устройства, вход записи информации - с входом записи операндов устройства, первый и второй выходы переноса сумма:тора соединены соответственно с входами сложения и вычитания реверсивного счетчика, выход., суммы сукшатора соединен с выходом младшего разряда устройства.

2. Устройство по п. 1, отличающееся тем, что сумматор

o содержит счетный триггер, элемент И, элемент запрета, элемент ИЛИ, полусумматор, дешифратор переноса, при этом входы слагаемых полусумматора являются входами слагаекелх 5 сумматора, выход переноса полусумматора соединен с первым входом дешифратора переноса, второй вход дешифратора соединен с входом управления реверсом сумматора, третий

0 вход - с выходом cyMivbJ полусумматора и импульсным входом счетного триггера, четвертый вход - с выходом счетного триггера и выходом сумма ут:лматора, первые входы эле,ментов И и запрета.являются информационным входом сумматора, втоцмле входы -входом записи информации сумматора, выходы элементов И и запрета соединены соответственно с S-входом счетного триггера и первым входом элемента ИЛИ, второй вход которого соединен с входом установки нуля сумматора, а выход - с R-входом счетного триггера.

Источники информации,

5 принятые во внимание при экспертизе

1. Авторское свидетельство СССР 404086, кл. G .06 F 7/39, 1971.

2. Авторское свидетельство СССР по заявке 2531456/18-24, 1977 (прототип).