Устройство для взаимной нормализации двоичных чисел Советский патент 1982 года по МПК G06F7/38 

Изобретение относится к автомати ке и вычислительной технике и может быть использовано в специализирован ных вычислительных устройствах, в которых требуется выполнение операции взаимной нормализации двоичных чисел, которая заключается в одновременном сдвиге влево двух двоичных чисел до появления в старшем ра ряде любого из них логической едини цы. Известно устройствр нормализации чисел с плавающей запятой, которое характеризуется тем, что содержит п-разрядный регистр сдвига, два элемента И, формирователь управляющ сигналов, реверсивный счетчик,анализатор величины сдвига,-анализатор окончания сдвига fl}Недостатком известного устройств является невысокое быстродействие. Наиболее близким техническим решением к предлагаемому является уст ройство для сдвига информации, содержащее два сдвиговых регистра, два элемента И, блок управления,две схемы сравнения и счетчик i2j. Недостатком устройства является невысокое быстродействие, которое определяется как Тцорм п/2 тактов Цель изобретения - повышение бы стродействия. Поставленная цель достигается тем, что в устройство для взаимной нормализации двоичных чисел, содержащее два сдвиговых регистра,два элемента И и схему сравнения, введены три сдвиговых регистра, три мультиплексора, три триггера, элемент НЕ, элемент ИЛИ-НЕ, сумматор, причем выход схемы сравнения, входы которой подключены к двум входным информационным шинам устройства, соединен с входом первого триггера, единичный выход которого соединен с управляющим входом первого ;льтиплексора, выход которого соединен с первым входе п-разрядного сумматора, второй вход которого подключен к управляющему входу устройства, а выход п-раэрядного сумматора соединен с входотл первого сдвигового регистра, вход управления сдвигом которого подключен к шине управления сдвигом устройства, а выход младшего разряда первого .сдвигового регистра соединен с первым входом первого элемента И и с входом элемента НЕ, выход которого соединен с первым входом второго элемента И, второй вход которого подключен к шине управления записью устройства и ко второму входу первого элемента И, выход второго элемента И-соединен со счетными входами второго и третьего триггеров, нулевые выходы которых соединены с управляющими входагли соответственно второго и третьего сдви овых регистров, а единичные выходы . соединены с управляющими входами соответственно четвертого и пятого сдвиговых регистров, выходы п-4 младших разрядов второго и третьего сдвиговых регистров соединены с входами п-4 старших разрядов соответственно четвертого и пятого сдвиговых регистров, выходы п-4 младших разрядов которых соединены с первыми группами входов соответственно второго и третьего мультиплексоров, вторые группы входов которых подсоединены к первой и второй входньм Информационным шинам устройства соответственно, выходы старших разрядов второго, третьего, четвертого и пятого ,.сдвиговых регистров подключены к входам элемента ИЛИ-НЕ соответственно, входы управления сдвигом второго, третьего, четвертого и пятого сдвиговых регистров подключены к выходу первого элемента И,третий вход которого соединен с выходом элемента ИЛИ-НЕ и с выходом окончания нормализации устройства, выходы п разрядов второго и третьего сдвиговых регистров соединены с информационными заходами первого мультиплексора.

На чертеже изображена схема предлагаемого устройства.

Устройство для взаимной нормализации двоичных чисел содержит сумматор 1, мультиплексор 2, схему 3 сравнения, триггер 4, элемент ИЛИ-НЕ 5, сдвиговый регистр 6, элемент И 7 элемент НЕ 8, элемент И 9, два триггера 10 и 11, два мультиплексора 12 и 13, четыре сдвиговых регистра 1417. Триггер 10, мультиплексор 12, сдвиговые регистры 14 и 16 образуют канал сдвига первого двоичного числа (А): триггер 11, мультиплексор 13 сдвиговые регистры 15 и 17 образуют канал сдвига второго двоичного числа (в). Оба канала выделены пунктиром.

Устройство работает следующим Образом.

Перед началом работы все триггеры и регистры устанавливаются в нуле.вое состояние. По входным информационным шинам 18 и 19 на входы схемы сравнения 3 и мультиплексоров 12 и 13 поступают двоичные числа соответственно А и В. На управляняцих входах мультиплексоров 12и 13 в это время присутствует Korf 00/ что приводит к появлению на выходах мультиплексоров 12 и 13 чисел А и В, которые

затем записываются в регистры 14 и 15 соответственно. Одновременно в схеме 3 сравнения происходит определение числа, содержащего меньшее количество нулей перед первой зна1ащей единицей.

Схема 3 сравнения выполнена на основе п-разрядного сумматора с частично групповым переносом. Если , то на выходе схемы 3 сравнения появляется положительный перепад, который устанавливает триггер 4 в единичное состояние (этому случаю соответствует меньшее число нулей у Дили равное число нулей у А и в). Если , то положительный перепад отсутствует, и триггер 4 остается в нулевом положении (этому случаю соответствует меньшее число нулей у В или равное число нулей у А и в). Код 11, поступая с выхода триггера 4 на управляющий вход мультиплексора 2, обеспечивает поступление на вход сумматора 1 числа А с выхода сдвигового регистра 14. Ко второму входу сумматора 1 подключен управляющий вход устройства, обеспечивающий поступление п-разрядного числа, все разряды которого равны единице.

Код 00 на управляющем входе мультиплексора 2 обеспечивает прохождение на вход cy лмaтopa 1 числа вс выхода сдвигового регистра 15. Таким образом, с выхода мультиплексора 2 на вход сумматора 1 поступает число с меньшим количеством нулей перед первой значащей единицей.

Сумматор 1 предназначен для определения количества нулевых тетрад (тетрад, состоящих целиком из нулей) в числе, поступающем из мультиплек-. сора 2. Нормализуег-ше числа А и В, разрядностью разбиваются на N тетрад начиная со старшего разряда. В случае наличия неполной крайней тетрады она дополняется нулями.

Старшие разряды числа, поступающего из мультиплексора 2 (например, числа А), поступают на младшие разряды 4 М-разрядного сумматора 1, а младшие разряды .числа - на старшие разряды сумматора 1. Вторым слагаемым является двоичное число, состоящее из 4 N единиц. В свою очередь 4 N разрядов суглматора 1 также разбиты на тетрады, начиная со старшего разряда. Таким образом, возникающий при сложении перенос между тетрадами сумматора 1 распространяется в направлении от младших тетрад сумматора 1 к старшим, а по отношению к тетрадам числа А - от старших тетрад к младшим.

При поступлении на сумматор 1 .п-разрядного числа А и 4 N единиц второго слагаемого (С), на выходе 65 сумматора 1 формируется N-разрядное число, разрядами которого являются переносы между тетрадами сумматора Первый перенос формируется в тет раде сумматора 1, на которую поступает старший ненулевой разряд нормализуемого числа. При этом во всех последующих старших тетрадах сумматора 1 формируются переносы незавиICHMO от наличия нулей в соответствующих тетрадах числа А. Нули в N-разрядном числе Q на выходе сумма тора 1 соответствуют тетрадам числа А, состоящим из одних нулей и находящимся перед первой значащей тет радой числа А. Приведем пример, объясняющий метод определения числа нулевых тетрад в числе А. Предположим, что п 12, тогда 1100 А О О О О О О 01 вторая третья первая тетрада тетрада тетрада Запишем А в обратном порядке, т.е. младшими разрядами вперед, что равносительно поступлению младщих разрядов А на старшие разряды сумматора 1, а старших разрядов А - на младшие разряды сумматора 1. А 001110000000 третья вторая первая - тетрада тетрада тетрада 01 11 О О 00 О 00 € 111111111111 OOllOlllllll РЗ 1 Р.,2. 1 Р О третья вторая первая тетрада тетрада тетрада Число нулей в М-разрядном числе Q на выходе сумматора 1 (М в данном случае равно трем) равно числу нуле вых тетрад в числе А. Далее N-разрядное число Q записы вается, в N-разрядный сдвиговый регистр 6. Младший разряд числа, .записанного в сдвиговом регистре 6, инвертируясь элементом НЕ 8, строби рует прохождение через элемент И 9 импульсы записи, поступающие по входной управляющей шине 20. Появление импульсов записи на счетных входах триггеров 10 и 11 приводит к появлению положительного перепада поочередно на нулевых и . единичных выходах триггеров 10 и 11 что соответствует записиинформации поочередно в регистры 14, 15 и 16, 17 соответственно. Пусть количество нулей в.числе, записанном в регистре 6, соответствует количеству нуле вых тетрад числа А, что соответству ет случаю А В.Импульс записи, поступая через элемент И 9 на счетные входы триггеров 10 и 11, устанавливает их в единичное состояние, т.е. положительный перепад, появившись на управляющих входах регистров 16 и 17, приводит к записи содержимого п-4 младших разрядов регистров 14 и 15 соответственно в п-4 старших разрядах регистров соответственно 16 и 17. В четыре младаиих разряда регистров 16 и 17 постоянно записываются нули. Таким образом, происходит сдвиг чисел А и В на четыре разряда влево. После записи в регистры 16 и 17 на входной управляющей шине 21 появляется импульс, который приводит к сдвигу содержимого регистра 6 на один разряд влево. Новое содержание младшего разряда регистра 6 определяет, пройдет ли в следующем такте импульс записи через элемент И 9. Следует отметить, что импульсы на входных управляющих шинах 20 и 21 представляют собой импульсы одного и того же генератора, но сдвинутые относительно друг друга на полпериода. После первоначальной записи чисел А и В в регистры 14 и 15, блок управления изменяет код на управляющих входах мультиплексоров 12- и 13 с 00 на 11, Что соответствует прохождению информации с п-4 младших разрядов регистров 16 и 17 через мультиплексоры соответственно 12 и 13 на п-4 старших разрядов регистров 14 и 15 соответственно. Во втором такте на шине 20 появляется очередной импульс, который, при урловии наличия нуля в младшем разряде регистра 6 (т.е. при наличии нуля во втором справ.а разряде числа Q), устанавливает триггеры 10 и 11 снова в нулевое положение, что приводит к записи содержимого п-4 младших разрядов регистров 16 и 17 в п-4 старших разрядов регистров соответственно 14 и 15, т.е. сдвигу чисел А и В еще на четыре разряда влево. Аналогичные процессы происходят и на следующих тактах, число которых равно количеству нулей в числе Q, т.е. количеству нулевых тетрад числа А. ЭТИ процессы оканчиваются при появлении в младшем разряде ре|гистра 6 единицы, которая блокирует (Прохождение импульсов через элемент И 9. Появление единицы в младшем разряде регистра 6 позволяет импульсам, поступающим по шине 20, проходить через элемент И 7 на входы управления сдвигом регистров 14-17, что обуславливает сдвиг информации в этих регистрах влево. Максимальное число сдвигов равно трем. - Процесс взаимной нормализации заканчивается в момент появления единицы в старшем разряде любого из ;регистров 14-17 {в данном случае, при , фиксируется момент появле ния единицы в старшем разряде регистра 14 или регистра 16). Этот момент определяется элементомИЛИ-Н 5, который блокирует дальнейшее про хождение импульсов через элемент И Появлейие нуля на выходе элемента ИЛИ-НЕ 5 представляет собой сигнал конец нормализации. Для характеристики эффективности применения предлагаемого устройства сравним его быстродействие (Тцор с быстродействием устройства для взаимной нормализации ( j. ) . построенного на основе устройствапрототипа, т.е. состоящего из двух устройств-прототипов и блока определения величины сдвига влево. Предположим, что время определения числа нулевых тетрад в предлагаемом устройстве равно времени определения величины сдвига в устройстве, реализованном на основе устройствапрототипа. Тогда быстродействие сравниваемых устройств определяемпо числу тактов сдвига (записи), а коэффициент эффективности - по соот (см.таблицу) ношению Т, норм 2 HOpW-1 При изменении разрядности от (наиболее широко используемый диапазон разрядностей) коэффициент эффективности изменяется в диапазоне 1,5 ,9, при этом в сравниваемых устройствах име ют место практически одинаковые аппаратурные затраты. Формула изобретения Устройство для взаимной нормализации двоичных чисел, содержащее дв сдвиговых регистра, два элемента И и схему сравнения, отличающееся тем, что, с целью увеличения быстродействия, в него введены три сдвиговых регистра, три муль типлексора, три триггера, элемент Н элемент. ИЛИ-НЕ, сумматор,причем вых схемы сравнения, входы которой подключены к двум входным информационным шинам устройства, соединен с входом первого триггера/ единичный выход которого соединен с управляющим входом первого мультиплексора, выход которого соединен с первым входом п-разрядного сумматора,второй вход которого подключен к управляющему входу устройства, а выход п-разрядного сумматора соединен с входом первого сдвигового регистра, вход управления сдвигом которого подключен к шине управления сдвигом устройства, а выход младшего разряда первого сдвигового регистра соединен с первым входом первого элемента И и с входом элемента НЕ, выход которого соединен с первым входом второго элемента И, второй вход которого подключен к шине управления записью устройства и ко второму входу первого элемента И, выход второго И соединен со счетными входами второго и третьего триггеров, нулевые выходы которых соединены с управляющими входами соответственно второго и третьего сдвиговых регистров, а единичные выходы соединены с управляющими входами соответственно четвертого и пятого сдвиговых регистров, выходы п-4 младших разрядов второго и третьего сдвиговых регистров соединены с входами п-4 старших разрядов соответственно четвертого и. пятого сдвиговых регистров, выходы п-4 младших разрядов которых соединены с первыми группами входов соответственно второго и третьего мультиплексоров, вторые группы входов которых подсоединены к первой и второй входным информационныг. шинам устройства соответственно, выходы старших разрядов второго, третьего, четвертого и пятого сдвиговых регистров подключены к входам элемента ИЛИ-НЕ соответственно, входы управления сдвигом второго, третьего, четвертого и пятого сдвиговых регистров подключены к выходу первого элемента И, третий вход которого соединен с выходом элемента ИЛИ-НЕ и с выходом окончания нормализации устройства, выходы п разрядов второго и третьего сдвиговых регистров соединены с информационными входами первого мультиплексора. Источники информации, принятые во -внимание при экспертизе 1.Патент Японии № 52-30812, кл. 97(7) Е32, опублик. 1977. 2.Авторское свидетельство СССР 657433, кл. G 06 F 7/38, 1977 (прототип).