Устройство для обмена информацией Советский патент 1982 года по МПК G06F3/04 

Изобретение относится к вычисли- тельной технике и может быть использ вано в телекоммуникационных автомати зированных системах управления различного назначения для двухстороннего обмена информацией между программируемым блоком (например ЭВМ) и бло ком передачи данных (например аппаратурной передачи данных). Известны устройства для обмена ин формацией, содержащие блок связи, блок контроля, блок управления, блок хранения информации, блок прямого сопряжения и группу интерфейсных бло ков ПЗ . Недостатки этих устройств состоят в их сложности и большом объеме аппаратурных затрат. Наиболее близким к предлагаемому по технической сущности является устройство асинхронного обмена (ретрансляции) информацией управляющей вычислительной машины с устройством телемеханики, содержащее узел буферной памяти, узел памяти адресов информации, узел нуль-органа, узел интерфейса передачи и узел интерфейса приема со стороны блока передачи ди скретной информации, узел интерфейса приема со стороны программируемого блока (управляющей вычислительной машины) , узел управления работой устройства, узел режима записи адреса и выдачи,информации со стороны блока передачи, один вход упомянутого узла режима записи соединен с выходом узла интерфейса приема со стороны блока передачи дискретной информации , вход упомянутого узла интерфейса приема соединен с первым выходом блока передачи, второй выход упомянутого блока передачи соединен со входом ла интерфейса передачи, выход упомянутого узла интерфейса передачи соединен с другим входом узла режима записи адреса и выдачи информации, первый выход упомянутого узла режима записи соединен с одним входом узла уп«3равления работой устройства, другой вход упомянутого узла управления сое динен с одним выходом узла интерфейса приема со стороны программируемого блока, другой выход упомянутого узла интерфейса приема соединен с пе вым входом узла буферной памяти, пер вый выход упомянутого узла памяти соединен с первым входом узла нуль-о гана, второй вход упомянутого узла нуль-органа соединен с одним выходом узла управления работой устройства , другой выход упомянутого узла управления соединен со вторым входом узла буферной памяти, третий вход упо мянутого узла памяти соединен с выхо дом узла нуль-органа,третий вход упомя нутого узла нуль-органа соединен с выходом узла памяти адресов информации запрашиваемой блоком передачи, первый вход упомянутого узла памяти адресов соединен со вторым выходом узла режима записи адресов и выдами информации , третий выход упомянутого узла режима записи соединен с четвертым входом узла буферной памяти, вто рой выход упомянутого узла памяти соединен со входом блока передачи /: искретной информации, выход адресных сигналов упомянутого блока переда чи соединен со вторым входом узла памяти адресов информации, запрашивае мой блоком передачи, вход упомянутого узла интерфейса приема со стороны программируемого блока соединен с пер вым выходом программируемого блока, второй выход которого соединен с пятым входом узла буферной памяти, третий выход упомянутого узла буферной памяти соединен с четвертым входом узла нуль-органа 2. Недостатки этого устройства состоят в больших аппаратурных затратах, низком быстродействии, а также ограниченных функциональных возможностях и низкой надежности. Указанное устройство обладает значительным временем, затрачиваемым при обмене каждым байтом информации при вводе и выводе в связи с необходимостью циклического перемещения каждого байта информации, хранящейся в узле долговременной -памяти при каждом обращении к устройству. Время обмена определяет ся емкостью и быстродействием узла долговременной памяти, тогда как быст родействие его на один-два порядка меньше быстродействия логических схем других узлов устройства, участвующих в обмене. Наличие приоритета на запись от программируемого блока приводит к даполнительным задержкам при считывании информации блоком передачи, так как в этом случае время операции счить1вания может превышать удвоенное значение время однократного обращения к блоку, что ограничивает быстродействие используемых блоков пе передачи. При работе с относительно низкоскоростными блоками передачи возможны потери информации в связи с тем, что замена информации в долговременной памяти осуществляется без какоголибо контроля факта передачи ранее хранившейся информации (VioKy передачи, что существенно для информационных систем, осуществляющих отслеживание различных быстроменяющихся процессов. Устройство не позволяет оперативно изменять вид передаваемой информации и, как правило, может обеспечивать работу только с жестко заданными видами информации и адресами в блоке передачи. Однобайтный ввод информации со стороны программируемого блока снижает быстродействие обмена и не позволяет рационально использовать широко распространенный в вычислительной технике шестнадцатиразрядный формат машинного слова. Отсутствие инициативных сигналов на выходе устройства не позволяет уменьшить число обращений к устройству за информацией со стороны блока передачи в случае отсутствия изменения в информации, хранящейся в долговременной памяти, что не позволяет гибко использовать блоки передачи многофункционального назначения, а также исключает возможность рационального использования каналов связи для передачи другой информации в тех случаях, когда блок передачи работает на кана/т связи. Кроме того, устройство не позволяет организовать передачу экстренных сообщений по инициативе источника информации, в связи с отсутствием возможности с помощью устройства обмена навязать внеочередную передачу блоком передачи одного байта или группы по инициативе программируемого блока. Наличие блока долгЬвременной памяти на сдвиговых регистрах с узлом формирования тактовых сигналов, снижая надежность работы устройства и увеличивая вероятность снижения достоверности информации при ее хранении в связи с увеличением вероятности сбоя в передаче информации в сдвиговых регистрах при многократном переносе информации, требует дополнитель ного использования в устройстве буферной памяти адресной и информационной как со стороны приема, так и со стороны передачи, узла нуль-органа, достаточно сложного узла управления режимом записи и считывания и узла управления работой устройства. Целью изобретения является сокращение аппаратурных затрат и повышение быстродействия, а также повышение надежности устройства, исключая потери информации, участвующей в обмене и расширении функциональных воз мсякностей за счет обеспечения программно-заданного режима обмена инфо мацией с переменным форматом сообщеНИН в сопровождении одной или нескольких адресных посылок на каждое сообицение как по инициативе программируемого блока, так и по инициативе блока передачи дискретной информации обеспечения функциональной настройки (адаптации) режиме обмена к скорости передачи блока передачи дискретной информации, работающего с переменной скоростью передачи.. Поставленная цель достигается тем что а устройство, содержащее узлы со ласования интерфейса приема и переда чи, входы которых являются соответственно первым и вторым входaNW устройства, и узел буферной памяти, пер вый и второй входы которого подключены соответственно к третьему входу устройства и первому выходу узла сог ласования интерфейса приема, введены узел формирования сигнала состояния устройства, узел памяти формата соо&цения, узел дешифрации адреса по сылки, узел формирования инициативно го сигнала передачи и узел выявления очередности и момента передачи очередного байта сообщения, причем первый вход узла выявления очередности и момента передачи очередного байта сообщения подключен к выходу узла буферной памяти, второй вход - к пер воиу выходу узла согласования интерфейса передачи, соединенного вторым выходом с первым входом узла формиро вания сигнала состояния устройства, третий вход - к первому выходу узла памяти формата сообщения, вторым выходом соединенного со входом узла .дешифрации адреса посылки, а четвертыи вход - к четвертому входу устройства, первый выход узла дешифрации адреса посылки соединен с первым выходом устройства, выход узла формирования сигнала состояния устройства соединен со вторым выходом устройства , а второй и третий входы - соответственно с первыми выходами узла согласования интерфейса приема и узла выявления очередности и момента передачи очередного байта сообщения, пятый вход которого подключен ко второму выходу узла дешифрации адоеса посылки, третьим выходом соединенного с первым входом узла формирования инициативного сигнала передачи, второй выход - ко вт ррому входу узла формирования инициативного сигнала передачи, третьим входом и выходом соединенного соответственно с третьим выхбдом узла согласования интерфейса передачи и третьим выходом устройства, а третий выход г к четвертому выходу устройства, первый и второй входы узла памяти формата сообщения соединены соответственно со вторым ваходом узла согласования интерфейса приема и третьим входом устройства, а также тем, что узел выявления очередности и момента передачи очередного байта сообщения содержит схему сравнения, первый и второй выходы которой являются соответственно первым и вторым выходами узла, а первый, второй и третий входы - подключены соответственно к выходу дешифратора номера очередного байта и второму и третьему входам узла, и преобразователь пАраллельного кода сообщения в последовательный код, первый и второй и выход которого соединены соответственно с первым и четвертым входами и третьим выходом узла, третий вход - с третьим выходом схемы сравнения, первый и второй входы дешифратора номера очередного байта подключены соответственно к четвертому и пятому входам узла, и т-ем, что узел формирования сигнала состояния устройства содержит дза элемента И и триггер, первый вход которого соединен со вторым входом узла, а второй вход - с инверсным выходом первого элемента И, входы которого подключены соответCTBeiriHo к первому и третьему входам узла, а прямой выход - к первому ду второго элемента И, второй вход и выход которого подсоединены соот-, ветствеино к выходу триггера и выхо78ду узла, и тем, что узел формирования инициативного сигнала передами содержит элемент -ИЛИ, соединенным входами соответственно с первым и вт рым входами узла, и триггер, входы и выход которого подключены соответственно к выходу элемента ИЛИ и трет ему, входу и выходу узла. На фиг. 1 представлена блок-схем устройства; на фиг. 2 - схема узла формирования инициативного сигнала передачи , на фиг. 3 схема узла, фор мирования сигнала состояния устройства. Устройство (фиг. 1) содержит узел 1 буферной памяти (один шестнадцатиразрядный регистр), узел 2 согласова ния интерфейса приема, узел 3 согласования интерфейса передачи, узел k формирования сигнала состояния-устройства, узел 5 памяти формата сообщения (один шестнадцатиразрядный регистр), узел 6 дешифрации адреса посылки, узел 7 формирования инициативного сигнала передачи, узел 8 выявления очередности и момента переда чи очер.едного байта сообщения, прогр мируемый блок (ЭВМ) 9 и блок 10 пере дачи (аппаратура передачи данных). Узел 8 включает дешифратор 11 номера очередного байта сообщения блока 10, схему 12 сравнения, преобразователь 13 параллельного кода сообщения в последовательный код. Узел 7 формирования инциативного сигнала передачи содержит (фиг. 2) элемент ИЛИ Н и триггер 15. Узел k формирования сигнала состояния устройства содержит (фиг. З) первый элемент И 16, триггер 17 и второй элемент И 18. Первый, второй выходы и вход программируемого блока 9 соединены соот ветственно к первому, третьему входа и второму выходу устройства, первыйтретий входы и первый, второй выходы блока 10 - соответственно к первому, четвертому, третьему выходам и второ му, четвертому входам устройства. В режиме ожидания при отсутствии в буферной памяти очередного сообщения устройство находится в состоянии когда в цепях внешних связей с программируемым блоком 9 и блоком 10 передачи существует только сигнал на выходе узла k состояния устройства, активно воздействующий на внешний блок 9, наличие этого сигнала являет ся необходимым и достаточным услови8ем для начала работы с устройством асинхронного обмена. Дешифратор 1 1 очередного байта сообщения осуществляет счет и дешифрацию порядковых номеров сигналов, поступающих с четвертого входа узла 8, последовательность и число которых соответствует последовательности и числу байт в сообщении, передаваемом блоком 10 передачи. В начальное состояние, соответствующее передаче первого адресного байта сообщения, дешифратор 11 устанавливается при поступлении сигнала с пятого входа узла 8, Схема 12 сравнения осуществляет сравнение поступающего с выхода дешифратора 11 порядкового номера байта сообщения, передаваемого блоком 10, и очередного номера байта сообщения, передаваемого устройством, порядковый номер которого формирует.ся сигналом на третьем входе узла 8 и счетной схемой, определяющей передачу четного или нечетного байта двухбайтового слова узла I буферной памяти. При совпадении упомянутых номеров байтов на втором выходе узла 8 формируется сигнал наличия очередного байта информации, а после поступления на второй вход узла 8 сигнала разрешения вывода устройством очередного байта на третий выход схемы 12 сравнения поступает сигнал разрешения передачи четного (нечетного) байта информации. Схема 12 осуществляет дешифрацию состояния окончания передачи устройством очередного слова, хранящегося в узле 1 буферной памяти, и формирование сигнала окончания .передачи на первом выходе узла 8. Преобразователь 13 параллельного кода в последовательный код осуществляет последовательное считывание очередного байта информации, поступающей параллельным кодом на первый вход узла 8, и трансляцию каждого байта на третий выход узла 8 при наличии нала разрешения передачи на третьем входе преобразователя 13 и при наличии тактирующей последовательности сигналов на четвертом входе узла 8. Устройство работает следующим образом. При вводе адресной или информационной посылки с первого выхода программируемого блока 9 поступают интерфейсные сигналы на вход узла 2, а 98 со второго выхода - адресные или информационные сигналы поступают на первый вход узла 1. При появлении необходимости передачи сообщения от программируемого блока 9 к блоку 10 блок 9, обнаружив сигнал состояния устройства, на своем входе осуществляет двухтактный ввод информации в устройство. На пер. вом такте с первого выхода блока 9 поступают интерфейсные сигналы на вход узла 2, со второго выхода блока 9поступает информация формата сообщения на второй вход узла 5 которое записывается в память при наличии pa решающего сигнала на втором выходе узла 2, соединенного с первым входом узла 5На втором такте в сопроаождении интерфейсных сигналов на первом выходе блока 9 на первый вход узла 1 поступает код айреса сообщения и при наличии разрешающего сигнала на втором входе узла 1 он записывается в память узла 1. Одновременно сигнал с первого выхода узла 2 поступает на второй вход узла , срабатывает триг гер 17 и снимает сигнал с выхода узла , запрещая тем самым ввод новой информации в буферную память устрой cт8a. Узел 6 выявляет во введенном в узел 5 формате признак адресной по сылки и формирует на своем первом вы ходе сигнал настройки блока 10 на начало сообщения, на втором выходе сигнал установки узла 8, а на третьем выходе - сигнала передачи, запоминаемого в триггере 15 узла 7 и поступающего на третий вход блока 10 как признак наличия информации для передачи в узле 1 буферной памяти ус ройства. Наличие одновременно двух k одинаковых сигналов на первом и трет ем входах блока 10-является необходи мым и достаточным условием подготовки его к передаче первой адресной посылке в начале нового сообщения, поступающего от устройства. По истечении времени, определяемо го алгоритмом Перестройки передающего блока 10, с выхода первого блока 10на вход узла 3 поступают сигналы, обеспечивающие появление сигналов на первом, втором и третьем выходах узла 3 Сигнал, поступающий с первого выхода узла 3s обеспечивает разрешение вывода кода адреса сообщения из узла 1 через первый вход узла 8 и третий выход узла В на второй вход .10 блока 10. Сигнал, поступающий со второго выхода узла 3 на первый вход узла k, при наличии сигнала, поступающего с первого выхода узла 8 и свидетельствующего о том, что вся информация из узла 1 передана на третий выход узла 8, обеспечивает формирование на выходе узла k состояния устройства сигнала, поступающего на вход программируемого блока и извещающего последний о возможности ввода очередной информационной посылки заказанного сообщения. Сигнал, поступающий с третьего выхода узла 3 на . третий вход узла 7 для сброса триггера 15, формируется до появления сигналов на выходе первом и втором узла 3 и обеспечивает однократность ввода очередного байта сообщения в &1ок 10 передачи, так как при его появления узел 7 снимает сигнал на своем выходе, прекращая действие инициативного сигнала на третий вход блока 10 передачи. С момента появления сигнала на выходе узла устройство находится в исходном состоянии с той лишь разницей, что в узле 8 включен счетчик, обеспечивающий счет передаваемых бай тов информации в сообщении с помощью сигналов поступающих на его четвертый вход. В следующий момент времени, продолжительность которого определяется временем передами блоком 10 адресной, посылки, возможны три режима развития процесса обмена. Режим ввода очередного сообщения в устройство. Программируемый блок 9 вводит в узел 1 буферной памяти два очередных информационных байта. В этом случае в очередном разряде формата сообщения присутствует признак информации и узел 5 на первом выходе выставляет сигнал, что позволяет в узле 8 выявить момент заказа связи с блоком 10 и сформировать сигнал, поступающий на второй вход узла 7 для формирования ииициатиБНОго сигнала. Следствием сигнала на третьем входе блока 10 будут интерфейсные сигналы на первом выходе блока 10, что приведет к считыванию из узла 1 первого байта посылки и заказа через узел 7 новой связи для передачи второго байта сообщения, что и произойдет по истечении времени, необходимого для передачи блоком 10 первого информационного байта. В период времени, с момента посту ления очередной информационной посыл ки и до вывода второго байта посылки на блок 10, равный времени передачи одного байта ЕЬоком 10, сигнал состо ния на выходе узла k не восстанавливается, так как на третий вход узла Ц сигнал не поступает. После вывода в блок 10 двух байт, хранившихся в узле 1 буферной памяти, на первом и третьем входах узла k одновременно присутствуют сигналы, обеспечивающие формирование на элементах И 16 и 18 сигнала состояния. Режим начала ввода нового сообщения. Программируемый блок 9 принима ет решение не пе.редзвать ранее подготовленное решение, & передать более экстренное новое. Этот режим обеспечивается за счет внеочередной передачи адреса нового Сообщения, не дожидаясь окончания передачи предыдущего сообщения. Перестройка устройства и блока 10 осуществляется ан логично описанному режиму передачи адресной посылки между блоками 9 и 10. Наличие абсолютного приоритета в устройстве для передачи адреса обес печивает прерывание передачи любого сооба4ения в произвольном месте для передачи экстренных сообщений. Режим отсутствия очередной информационной посылки. Программируек«)й блок 9 принимает решение не передавать значение очередных двух байт ин формации в связи с отсутствием в пос ледних новой информации, В этом случае блок 10, не получив своевременно онередного байта, либо передает нуле вое значение информации, что является признаком отсутствия инфЬрмации, либо, если этот признак не может быт использован, передает умышленно искаженный код защиты, что позволяет браковать очередную посылку в пункте при ема. Аналогичная ситуация возникает в случае, если программируемый блок 9 опоздал с пересылкой очередной ин- . формационной посылки или в случае окончания сообщения. В последнем случае блок 10 передачи по истечении заданного времени переходит в режим ожи дания или организует передачу другой .информации при его многофункциональном использовании до тех пор, пока не будет сформирован инициативный сигнал на третьем входе блока 10 передачи. Таким образом, устройство при меньших аппаратурных затратах обеспечивает трансляцию информации от первого входа узла 1 до третьего выхода узла 8 за время, не превышающее несколько тактов работы логических элементов, примененных в устройстве, вследствие чего истинное время обмена информацией определяется в основном скоростными характеристиками блока 10 передачи. Кроме того, устройство позволяет осуществлять обмен информацией как по инициативе блока передачи, так и по инициативе программируемого блока и обеспечить настройку устройства на обмен различным форматом сообщения. Число информационных посылок и место каждой из них в сообщении задано состоянием отдельных разрядов узла памяти формата сообщения. Устройство позволяет также по инициативе программируемого блока обеспечить настройку устройства и блока передачи на начало передачи произвольного сообщения, адрес которого поступает из буферной памяти через узел выявления очередности на один из входов блока передачи дискретной информации. Наличие узла дешифрации позволяет обеспечить прерывание передачи любого сообщения для организации передачи нового экстренного сообщения, В устройстве исключена потеря информации в связи с невозможностью ввода в узел буферной памяти ноеой информационной посылки до тех пор, пока ранее хранившаяся посылка не будет передана блоку передачи, и на выходе узла формирования сигнала состояния- не появится сигнал, разрешающей ввод новой информационной посылки. Формула изобретения 1, Устройство для обмена информацией, содержащее узлы согласования интерфейса приема и передами, входы которых являются соответственно первым и вторым входами - устройства, и узел буферной памяти, первый и второй входы которого подключены соответственно к третьему входу устройства и первому выходу узла согласования интерфейса приема, отличающ S е с я тем, что, с целью сокраения аппаратурных затрат , введены зел формирования сигнала состояния стройства, узел памяти формата сооб13898i 1

щения , узел дешифрации адреса посылки, узел формирования инициативного сигнала передачи и узел выявления очередности и момента передачи очередного байта сообщения, причем пер- 5 вый вход узла выявления очередности и момента передачи очередного байта сообщения подключен к выходу узла буферной памяти, второй входк первому выходу узла согласо- в вания интерфейса передачи, соединен -ного вторым выходом с первым входом узлй формирования сигнала состояния устройства, третий вход - к первому выходу узла памяти формата сообщения, вторым выходом соединенного со входом уэЛа дешифрации адреса посылки, а четвертый вход - к четвертому входу устройства, первый выход узла дешифрации адреса посылки соединен с пер- М вым выходом устройства, выход узла формирования сигнала состояния устройства соединен со вторым выходом устройства, а второй и трети й входы - соответственно с первыми выходами уз- И ла согласования интерфейса приема и узла выявления очередности и момента передачи очередного байта соо&цения, пятый вход которого подключен ко второму выходу узла дешифрации адреса эо посылки , третьим выходом соединенного с первым входом узла формирования инициативного сигнала передачи, второй выход - ко второму входу узла формирования инициативного сигнала 35 передачи, третьим входом и выходом соединенного соответственно с третьим выходом узла согласования интерфейса передачи и третьим выходом устройства, а третий выход - к четвертому 40 выходу устройства, первый и второй входы узла памяти формата сообцения соединены соответственно СО выходом узла согласования интер 11ейса приема и третьим входом устройства.

2. Устройство по п. 1, отличающееся тем, что узел выявления очередности и момента передами

k . Н

очередного байта сообщения содержит схему сравнения, первый и второй выходы которой являются соответственно первым и вторым выходами узла, а первый, второй и третий входы - подключены соответственно к выходу дешифратора номера очередного байта и второму и третьему входам узла, и преобразователь параллельного кода сообщения В, последовательный код, первый и второй входы и выход которого соединены соответственно с первым и четвертым входами и третьим выходом узла, третий вход - с третьим выходом схемы сравнения, первый и второй входы дешифратора номера очередного байта подключены срртветственно к четвертому и пятому входам узла.

3. Устройство по п. 1, отличающееся тем, что узел формирования сигнала состояния устройства содержит два элемента И и триггер, первый вход которого соединен со вторым входом узла, а второй входс инверсным выходом первого элемента И, входы которого подключены соответственно к первому и третьему входам узла, а прямой выход - к первому входу второго элемента И, второй вход и выход которого подсоединены соответственно к выходу триггера и выходу узла.

k. Устройство по п. 1, отличающееся тем, что узел формирования инициативного сигнала переда1«1 содержит элемент ИЛИ, соединенный входако соответственно с первым и втрым входами узла, и триггер, входы и выход которого подключены соответственно к выходу элемента ИЛИ и третему входу и выходу узлаИсточники информации, принятые во внимание при экспертизе , 1. Авторское свидетельство СССР ff 525080, кл. G Об F , 197.

2. Блок ретрансляции БК-01.2УЗ. Техническое описание ЭФ3.065.098ТО. 197 (прототип)-.

«id

16