Устройство для деления Советский патент 1982 года по МПК G06F7/52 

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для деления большого массива многоразрядных чисел. Известно устройство -для деления чисел без восстановления остатка, в котором при отрицательном остатке оч редного вычитания не произзодится во становление положительного остатка, а вместо вычитания делителя в еледукйцем такте осуществляется его сложение il . Как правило, за один такт образуется один очередной остаток и одна цифра частного, поэтому при делении большого массива многоразрядных чисе эти устройства характеризуются недостаточным быстродействием. Наиболее близким по техническому решению к изобретению является устройство, содержащее п вычислительных блоков (где п - разрядность обрабатываемых чисел), каждый из которь1х содержит регистры делимого, делителя, частного и сумматор, входы первой группы которого соединены с выходами регистра делимого, выходы 1-х разрядов (где ,. ..,п) регистра делителя каждого вычислительного блока, подключены ко входам -х разрядов регистра делителя последующего вычислительного бтока, выходы 1-х разрядов регистра частного каждого вычислительного блока, подключены ко входам 1-х разрядов регистра делителя последующего вычислительног-в блока, выходы i-x разрядов регистра частного каждого вычислительного бло ка подключены ко входам (i-l)-x разрядов регистра частного последующего вычислительного блока LZJ 1;1едостатком этого устройства является выполнение деления в дв полутакта в одном вычислительном блоке, что замедляет обработку и услоч(няет устройство. Цель изобретения - повышение быстр действия устройства. Поставленная цель достигается тем что в устройство введена группа элементов НЕ, а в каждый вычислительный блок, кроме последнего, введен коммутатор, причем выходы регистра делимого подключены к информационным входам первой группы коммутатора, ин формационные входы второй группы сум матора подключены к выходам регистра делителя, входы регистра делителя пе вого вычислительного блока соединены с выходами элементов НЕ группы, управляющие входы коммутатора соединены с прямым и инверсным выходами знакового разряда сумматора, инверсный выход знакового разряда сумматора сое динен со входом младшего разряда регистра частного, выход i-ro разряда коммутатора каждого вычислительного блока соединен со входом (i-l)-ro разряда регистра делимого последующего вычислительного бюка. На чертеже представлена функциональная схема устройства для деления Устройство содержит п вычислительных блокоё 1, каждый из которых содержит регистры делимого 2, делителя 3 и частного k, сумматор 5, коммутатор 6, который содержит две группы элементов И на п входов, объединенных элементом ИЛИ, инвертор 7, выход 8. Устройство работает следующим образом. Деление выполняется с восстановлением остатка за п этапов В первом такте в регистр 2 первого вычислительного блока .1 записывает первое делимое сосдвигом элево на один разряд, а в регистр 3 первый делитель, предварительно проинвертированный в инверторе 7. На сумматоре 5 производится вычитание из делимого делителя. Если остаток получился положительный, разряд частного равен единице и информация с выходов сумматора 5 проходит в коммутатор 6. Если остаток отрицательный, разряд мастного равен нулю и в коммутатор 6 проходит первоначальное значение делимого из регистра 2, т.е. происходит восстановление остатка. Во втором такте производится запись результатов вычислений первого вычислительного блока 1 во второй: запись содержимого коммутатора 6 в регистр 2 со сдвигом влево, передача значения первого делителя в регистр 3, запись первой цифры частного с выхода знакового разряда сумматора 5 в п-й разряд регистра (первого вычислительного блока). Одновременно в регистры 2 и 3 поступают значения второй пары чисел. В первом вычислительном блоке 1 производят деление второй пары чисел, а во втором получают второй результат деления первой пары чисел. В третьем такте результаты вычислений, полученные во втором вычислительном блоке 1, записывают в третий вычислительный блок, а результаты первого вычислительного блока - во второй. В освободившиеся регистры 2 и 3 первого блока поступает третья пара чисел. Первая цифра частного от деления второй пары чисел записывается с регистра первого вычислительного блока 1 в регистр А второго вычисл14тельного блока со сдвигом влево в {п-1)-й разряд. Результат деления каждой пары чисел образуется на п тактов, при этом результат деления первой пары чисел получен на выходе 8 устройства через п тактов, а каждого следующего числа - через один такт. Знак частного определяется путем сложения по модулю два знаковых разрядов- делимого и делителя (на чертеже не показаны). Быстродействие устройства определяется длительностью одного такта обработки данных в одном вычислительном блоке, которая равна Т сум Тили ) -время суммирования на сумматоре 5, -задержка информации схемой И-ИЛИ 6. При построении устройства на элементах серии 155 для 16-разрядных чисел TCUM 60 НС T«ftu 20 НС и Т 80 НС. 17 р и м е.р. Разделитель +0,70312, на -0,, Допустим, в устройстве обрабатываются двоичные числа с разрядностью . Тогда в двоичной ,системе эти числа представлены кодами 0,101101 и 1,010110. Код знака частного в устройстве определяется следующим образом. . Дальше в устройство числа поступают с положительными знаками. елимое поступает в регистр делимого 2 со сдвигом влево на один разряд, а елитель поступает в регистр делителя 3 .предварительно инвертируясь в инверторе 7. Знаковый разряд регистр делимого используется для запоминания сдвигаемого левого разряда . Сло жение в сумматорах производится в до полнительном коде путем добавления единицы в младший разряд Блок О.ГОПОО Рг 2 Рг О 1 010010 РГ 3 TJlTiTT СМ 5 РГ 01 1,011000 РГ 2 tjjOIOOtO РГ 3 5,ШоТ1 сн 5 РГ 4 011 1,010110РГ2 IjiOIOOlO 5,101001СИ5 РГ « 0111 1,010010РГ2 1д010010РГ3 о,То5ТоТск5 РГ 4 01111 1,001010РГ2 1 010010РГ3 .о,§1гШСИ5 РГ k 01111 0,111010 t otooto 5,001101 Таким образом, для де ления является однородным по структ ре, высокопроизводительным при обра 6otKe больших массивов многоразрядн чисел, гч остым по исполнению, облад ет ботйвим быстродействием за счет уменьшения времени одного такта обработки данных. По сравнению с извес ным быстродействие данного устройст повышается примерно в два раза. Формула изобретения ;. Устройство ДЛЯ деления, содержащее л вычислительных блоков (где п разрядность обрабатываемых чисел), каждый из которых содержит регистры делимого, делителя, мастного и сумматор , входы первой группы которого соединены с выходами регистра делимого, выходы 1-х разрядов (где п) регистра делителя каждого вычислительного блока, подключены ко входам i-x разрядов регистра делителя последующего вычислительного блока, выходы {-X разрядов регистра .частного каждого вычислительного блока подключены ко входам (i-l)-x разрядов регистра частного последующего вычисли- тельного блока, отличающееся тем, что, с целью повышения быстродействия в устройство введена . группа элементов Н€, а в каждый вычислительный блок, кроме последнего, , введен коммутатор, причем выходы регистра делимого подключены к информационным входам первой группы коммутатора, информационные входы второй группы сумматора подключены к Ьыходам регистра делителя, регистра делителя первого вычислительного блока соединены с выходами элементов НЕ группы, управляющие входы коммутатора соединены с гфямым и инверсным выходами знакового разряда сумматора, инверсный выход знакового разряда сумматора соединен со входом младшего разряда регистра частного, выход i-ro разряда коммутатора каждого вычислительного блока соединен со входом (1-1)-ого разряда регистра делимого поспедующего вычислительного блока. Источники информации, принятые во внимание при экспертизе 1.Патент США № 3., кл. 6 Об F 7/39, 1970. 2.Авторское свидетельство СССР № , кл. G 06 F 7/39, 1976 (прототип).