Конвейерное множительное устройство Советский патент 1982 года по МПК G06F7/52 

1

Изобретение относится к вычислительной технике и может быть использовано при .построении высокопроизводительных процессоров цифровых вычислительных машин. - J

Известно устройство умножения, содержащее датчик случайных чисел, схему сравнения, счетчики, вентили и элемент задержки lJ.

Однако такое устройство обладает низкой производительностью, его быстродействие ограничено временем ожидания окончания выполнения операции умножения перед вводом последующих пар операндов.15

Известно также устройство умножения, содержащее матрицу элементов, регистры множимого и множителя и сумматор 2.М

Однако это устройство также обладает низким -быстродействием, так как. такт подачи операндов не может быть

меньше времени полного выполнения операции умнсякения.

Наиболее близким по технической сущности к изобретению является кон-;вёйерное множительное устройство, содержачее матрицу сумматоров размерности N хН (где , п-1 - разряд- ,ность сомножителей, М N+1), первая строка матрицы содержит N сумматоров, каждая последующая строка матрицы содержит М сумматоров, последний столбец матрицы содержит N-1 cyммaтopoв каждый.предыдущий столбец матрицы содержит N сумматоров, N+3 регистров множителя, М регистров множимого, каждый из которых разбит на N подрегистров, буферный регистр, который разбит на N подрегистров, причем входы первых подрегистров множимого соединены с соответствующими разрядами первой информационной шины, выходы (i,j)-го подрегистра множимого поразрядно соединены со входами (i+1,j)-ro подрегистра множимого (i 1,...,N,j. 390 1,...,М), входы буферных подрегистров соединены с Соответствующими вых дами N старших сумматоров последней строки матрицы, выходы сумматоров по следней строки матрицы подключены к выходной шине устройства, входы первого регистра множителя соединены с соответствующими разрядами второй ин формационной шины, выходы -го регис ра множителя (,...,N+3) поразрядк соединены со входами (i+l)-ro регист ра множителя и с управляющими входами соответствующих N мл-адших суммато ров матрицы 2j. В известном конвейерном множитель ном устройстве операнды могут вводиться в умножитель в такте, равном вр мени окончания работы ОДНОЙ группы сумматоров матрицы, т.е. такт пода,чи группы разрядов операндов определяется временем последовательной работы двух сумматоров, составляющих группу. Цель изобретения - повышение быст родействия устройства, Поставленная цель достигается тем что в каждую строку матрицы устройства введены N регистров переноса, в первую строку матрицы ввgдeны N ре гистров частичных сумм, в каждую последующую строку матрицы, кроме последней, введены N+1 регистров частичных сумм, причем выходы i-ro буферного подрегистра (i 1,..,,N) соответственно соединены с младшими информационными входами сумматоров первой строки матрицы, выходы суммы (j,i)-ro сумматоры (,..,,N-1,j 1,...М) поразрядно соединены с вхо дами соответствующего регистра частичной суммы, выходы которого соответственно соединены с младшими информационными входами (i+1,j)-ro сум матора матрицы, N-1 младшие выходы (i,j)-ro подрегистра множимого (i -1 ,. . . ,М-1 , j 1,..,,N) поразрядно со единены со старшими информационными входами (i,J)-ro сумматора ,..., ,..,,N), старший выход (i,j)-ro подрегистра множимого (2,...,М, j 1,...,N-1) соединен с старшим информационным входом (|,j + 0-ro сумма TOpaCi 1,... ,N, ,... ,N|матрицы, выход переноса каждого сумматора мат рицы, кроме сумматоров последнего столбца, соединены со входом соответствующего регистра переноса, выход (i,j)-ro регистра переноса (i 1,.,,,N,j 1...,N), кроме послед него в первой строке матрицы,соединен со входом переноса(-/,J + 1 )-го сумматора матрицы, выход последнего регистра переноса соединен с информационным входом последнего .сумматора второй строки матрицы, входы первых подрегистров множимого соединены с выходами соответствующих последних подрегистров множимого. На чертеже представлена структурная схема устройства. Конвейерное множительное устройсвто содержит матрицу сумматоров 1-19, регистры 20-35 переноса, регистры частичной суммы, регистры 50-56 множителя, подрегистры 57-61 множимого, буферный регистр б2, выходная шина 63, информационные шины 64 и б5. Подрегистры 57-61 множимого разбиты на N подрегистров ( , празрядность сомножителей) в каждой строке матрицы. Буферный регистр 62 разбит на N подрегистров. В устройстве входы подрегистров 57157«4 множимого соединены с соответствующими разрядами информационной шины и соответственно с выходами устройства подрегистров .1-гб1 . множимого, выходы подрегистров, 57.IT 57. множимого соединены поразрядноУ со входами подрегистров 5.. множимого, выходы которых соединены поразрядно со входами подрегистров 59-1т59- множимого, выходы которых поразрядно соединены со входами подрегистров 60,1;60.4 множимого, выходы которых поразрядносоединены со входами подрегистров бТ.Тгб. множимого, входы буферных подрегистров б2.1:-б2.4 соединены с соответствующими выходами сумматоров 16-19, выходы сумматоров 15-19 подключены к выходной шине 63 устройства, входы ре-, гистра 50 множителя соединены с соответствующими разрядами информационной шины б5 устройства, выходы регйстра 50 множителя поразрядно соединены со входами регистра 51 множителя, выходы которого поразрядно соединены со входами регистра 52 множителя, выходы которого поразрядно соединены со входами регистра 53 множителя, выходы которого .соединены поразрядно со входами регистра 5 множителя, выходы которого соединены со входами регистра 55 множителя, выходы которого соединены поразрядно со входами регистра 5б множителя, выходы регистров 505б множителя соединены с управляющими входами сумматоров 1-8, 10-13. 15-18 множимого матрицы, выходы буферных подрегистров 62,If62, соответственно соединены -с младшими информационными входами сумматоров 1- матрицы, выходы суммы сумматоров 1-1Ц поразрядно соединены с входами соответствующих регистров 36-49 частичной суммы, выходы которых соответственно соединены с младшими информационными входами 5-19 сумматоров матрицы, N-1 младшие выходы подрегистров 57.1:61.М множимого поразрядно соединены со старшими информационными входами соответствующих сумматоров 1-19 матрицы, старшие выходы подрегистров 58. 58.3, 59..3, 60.1тбО.З, 6l.H6l. множимого соединены с информационными входами соответствующих сумматоров 2-4, 6-8, 11-13, 16-19, выходы переноса сумматоров 1-8, 10-13, 15 соединены со входами соответствующих регистров 20-35 переноса, выходы регистров 20-22, 24-35 соединены со вх дами пе.реноса соответствующих сумма(торов 1-19 матрицы, выход- регистра 23 переноса соединен с информационным входом сумматора 9 матрицы. Представляемая архитектура устройства реализует конвейерный способ умножителя методом поэтапного сложения частичных сумм произведения со сдвинутым влево на один разряд множимым, стробируемым соответствующим разрядом множителя. Работа устройства осуществляется за четыре шага следующим образом. Первый шаг. .Первый тактовым импульсом, поступающим из блока центрального управле ния ЦВМ по информационным шинам 65 и 64 в регистр 50 и подрегистр 57.1 соответственно, принимаются младшие четыре разряда множителя и множимого при этом множимое с подрегистра 571 подается со сдвигом на 1 разряд влево на соответствующие входы сумматора 1, а младший разряд множителя на его стробирующий вход.. На сумматоре 1 происходит сложение содержимо го буферного подрегистра 62.1 (равно го нулю в первом такте) с содержимым подрегистра 57.1Вторым тактовым импульсом в регистры Зб и 20 принимаются первые (младшие) четыре разряда первой частичной суммы произведения первой пары операндов и перенос первого результата суммирования соответственно (1-е регистры обведены пунктиром) и одновременно подаются на четырехразрядный вход сумматора 5 второй строки умножителя и вход переноса сумматора 2 первой строки умножителя. Одновременно с этим содержимое подрегистра 57.1 принимаетсяподрегистром 5§.1. Младшие три разряда с его выхода для обеспечения необходимого сдвига подаются на соответствующие входы сумматора 5 а старший разряд подрегистра 58.1 на младший разряд соответствующего входа сумматора 2. В подрегистр 57.1 принимаются разряды множимого следующей пары операндов и подаются на сумматор 1, в подрегистр 57-2 принимаются по шинам 64. вторые четыре разряда множимого первой пары операндов и подаются на сумматор 2 с соответствующим сдвигом, .на другие входы сумматора 2 подается содержимого буферного подрегистра 62.2. Содержимое регистра 50 заменяется разрядами множителя второй пары операндов в регистр 51 принимается содержимое регистра 50 и младший разряд множителя подается на стробирующий вход сумматора 2, а следующий раз/ряд - на стробирующий вход сумматоjpa 5- Третьим тактовым импульсом обеспечивается ввод в умножитель последующей , разбитой по четыре разряда, соответствую14ей информации, продвижение ее описанным выше образом в регистрах 50, 51, 52 и 57, 58, 59, а соответствующая уже восьмиразрядная с двумя битами переносов частичная сумма фиксируется в регистрах, охваченных пунктиром II. Четвертым тактовым импульсом формируется двенадцатиразрядная с тремя битами переноса частичная сумма первой пары операндов в регистрах, охваченных пунктиром Ml. Из геометрического расположения пунктиров I, II, III видно дальнейшее расположение фронта распространения результата. Пятым TSKTOBbiN импульсом младшие биты результата с выхода первого сумматора 15 последней строки выводятся на выход устройства для обеспечения выполнения вычислений с удвоенной точностью. Старшие разряды подрегистров 60 через подрегистры 61 подаются на соответствующие сумматоры послед- ней строки. Этим же тактовым импульсом в регистр 50 и подрегистр 57.1 заносятся соответственно младшие четыре бита множителя и множимого пято лары операндов. Второй шаг. Следующим тактовым импульсом результат с выхода сумматора 1б записывается в буферный подрегистр 62.1 и с его выхода результат поступает н сумматор 1. Код множимого с подрегис ра 61.1 принимается подрегистром 57откуда также поступает на сумматор 1 а в регистр 50 принимается следующая группа разрядов множителя первой пары операндов. Второй и третий шаги выполняются аналогично первому и отличаются груп пами разрядов, находящихся в регистре множителя. Четвертый шаг. В четвертом шаге производится коррекция результата на последней строке сумматоров. Это возможно пото му, что коды сомножителей содержат 1 разрядов и в четвертом шаге последняя строка сумматоров не занята. Из умножителя считывается результат умно/. по четыре разряда с тактом, равным времени распространения сигнала в одном четырехразрядном сумматоре, это обеспечивает вдвое большую тактовую частоту умножения в потоке по сравнению р известным -устройством. Кроме того, при noMOUv предлагаеf oro устройства возможно одновременЬое выполнение пяти умножений, каждо из которых производатся вышеописанным способом за четыре шага. : Таким образом, включение регистров запоминания частичных сумм и переносов на выход каждого сумматора позволяет вдвое сократить такт подачи операндов на вход устройства без существенных аппаратурных затрат, за счет чего увеличивается производител ность , и как следствие этого - эффективность множительного устройства. Формула изобретения Конвейерное множительное устройст во, соде р хащее матрицу сумматоров ра мерности NxM (где N , п-1 раз 68 рядность сомножителей, И N+1), первая строка матрицы содержит N сумматоров, каждая последующая строка матрицы содержит М сумматоров, последний столбец матрицы содержит N-1 сумматоров, каждый предыдущий столбец матрицы содержит N сумматоров, N+3 регистров множителя, М регистров множимого, каждый из которых разбит на N подрегистров, буферный регистр , который разбит на N подрегистров, причем входы первых подрегистров множимого соединены с соответствующими разрядами первой информационной шины, выходы (i,j) -го подрегистра множимого поразрядно соединены со входами (i+1,j)го подрегистра множимого (.1 1 ,. . . ,N, ,...,М)9 входы буферных подрегистpda соединены с соответствующими выходами N старших сумматоров последней строки матрицы, выходы сумматоров последней строки матрицы подключены к выходной шине устройства, входы первого регистра множителя соединены с соответствуюидими разрядами второй информационной шины, выходы i-ro регистра множителя (i 1,..., ) поразрядно соединены со входами (i+1)-ro регистра множителя и с управляющими входами соответствующих N младших сумматоров матрицы, от л и чающееся тем, что, с целью повышения быстродействия, в каждую строку матрицы введены N регистров переноса, в первую строку матрицы введены N регистров частичных сумм, в каждую последующую строку матрицы, кроме последней, введены N+1 регистров частичных сумм, причем выходы i-ro буферного подрегистра ( Г, ...,N) соответственно соединены с младшими информационными входами сумматоров первой строки матрицы, выходы суммы (i,j)-ro сумматоров (i 1, . . . ,N-1 , 1,...,М) поразрядно соединены с входами соответствующего регистра частичной суммы, выходы которого соответственно соединены с младшими информационными входами (I+1,j)-ro сумматора матрицы, младшие выходы (i,j)го подрегистра множимого (i+1,..., М-1, ,.,.,N) поразрядно соединены со стар1иими информационными входами (i,j)-ro сумматора (i 1,...,N, ,...,N), старший выход (i,j)-ro подрегистра множимого (,,..,M,j 1,.,.. ,N-1) соединен с старшим информационным входом (i,j+1)-ro сумматора (,...sN, ,...,N) матрицы,вы