Устройство микропрограммного управления Советский патент 1982 года по МПК G06F9/22 

(54) УСТРОЙСТВО МИКРОПРОГРАММНОГО Изобретение относится к вычиспитель ной технике и может быть использовано при проектировании устройств микропрограммного управления цнфровык вычислительных машин. Известно устройство микропрограммного управления, .содержащее два блока памяти, два дешифратора, регистры, счет чик адреса, генератор, элементы И С11. Недостатком данного устройства является низкое быстродействие. Наиболее близким к изобретению по технической сущности является устройство микропрограммного управления, которое содержит два бпока памяти, два дешифратора, счетчики микрокоманд и адреса, буферный и адресный регистры, генератор, элементы И, НЕ 2. Недостатком известного устройства является низкое быстродействие и большо объем первого блока памяти. Цель изобретения - повышение быстро действия устройства микропрограммного управления за счет уменьшения времени УПРАВЛЕНИЯ перехода от-выполнеишцодиой линейной I последовательности к другой, а также повышение экономичности первого блока памяти путем уменьшения его избыточности. Поставленная цель достигается тем, что в устройство микропрограммного управления, содержащее генератор тактовых импульсов, выход которого соединен через первый и второй элементы задержки с первым входом первого элемента И, второй вход которого соединен с выходом второго элемента И, с первым входом третьего элемента И и через первый элемент НЕ с первым входом четвертого элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, выход третьего элемент та И соединен с первыми входами первого дешифратора, счетчика адреса и буферного регистра, группа выходов которого соединена с первыми входами элементов И первой группы, вторые входы которых , соединены с выходом первого элемента И.

выходы элементов И первой группы соединены с группой информационных входов регистра аареса, вход кода операции которого является входом кода операци устройства, выход регистра адреса соединен со вторым в-одом первого дешифратора, выход которого соединен с входом первого блока памяти, первый и второй выходы которого соединены соответственно с входом сброса регистра адреса, и со вторым входом счетчика адреса, третий вход которого соединен с первым выходом второго блока памяти, второй выход которого является выходом устройства, вход второго блока памяти соединен с выходом второго дешифратора, первый и второй входы которого соединены соответственно с выходами четвертого элемента И и счетчика адреса, группа входо второго элемента И соединена с группой выходов счетчика микрокоманд, первый вход которого соединен с третьим выходом первого блока памяти, четвертый выход которого соединен со вторым входом буферного регистра, группа входов которого соединена с выходами элементов И второй группы, первые входы которых являются группой входов логических условий устройства, вторые входы элементов И второй группы соединены с группой выходов второго блока памяти, введены третья группа элементов И, состоящую из ( и -1) элемента И, элемент И-ИЛИ, элемент ИЛИ, второй элемент НЕ пятый элемент И, причем первые входы и групп входов элемента И-НЕ соединены с группой входов логических условий устройства, второй вход первой группы входов элемента И-ИЛИ соединен с первым выходом группы выходов второго блока памяти, вторые входы второй и -ой группы входов элемента И-ИЛИ соединены с выходами элементов И третьей группы, первые входы которых соединены с соогветствуюшими выходами группы выходов второго блока памяти, а второй - (4+1)-й инверсные входы каждого i -го элемента третьей группы элементов И соединены с первым - i -тым выходами труппь - ., выходов второго блока памяти (,n-4) вторая группа выкоцов второго блока памяти соецинена с группой входов элемента ИЛИ, выход которого соединен с первым входом пятого элемента И, второй вход которого через второй элемент НЕ соединен с выходом элемента И-ИЛИ, а выход - со входом установки в нуль счетчика микрокоманд и третьим, входами элементов И второй группы.

Сущность изобретения состоит в повышении быстродействия, снижении объема блоков памяти путем задания в формате адресной микрокоманды суммарного числа операционных микрокоманд, входящих в текущую линейную последовательность и последовательность, выполняемую аа ней при положительном исходе проверки логических условий.

При этом повышение быстродействия

достигается за счет того, что при проверке логических условий в любом узле ветвления микропрограммы, в случае положительного исхода проверки, происходит

формирование адреса первой микрокоманды соответствукпцей очередной линейной последовательности путем естественной адресации. При этом переход к считыванию информации из первого блока памяти не происходит.

Повышение экономичности устройства микропрограммного управления достигается путем уменьшения числа ячеек .в первом блоке памяти за счет отказа от хранения адресов первых микрокоманд линейных последовательностей, переход к которым осуществляется при положительном исходе проверки логических условий.

Первый блок памяти разделен на четыре поля. В первом поле записыниется суммарное количество микрокоманд, содержащихся в текушей последовательности и очередной, переход к реализации которой возможен в случае положительного исхода проверки логических условий. Во втором поле записывается косвенный адрес очередной последовательности. В третьем поле записывается сигнал сброса регистра адреса. В четвертом - адрес первой микрокоманды текущей поспеаовательности.

Второй блок памяти разбит на три поля. В первом поле записываются операционные части выполняемых микрокоманд, а во втором - код проверяемых логических условий, в третьем - метка, обозначающая признаксчитывания микрокоманд из второго блока памяти.

Полонсительному (отрицательному) ходу проверки логических условий соответствует принятие единичного (нулевого) з{шчекия логического условия с наименьшим номером.

Третья группа элементов И и элемент И-ИЛИ образуют узел идентификации ветви микропрограммы, введение которого позволяет идентифицировать положительный исход проверки логических условий.

На чертеже 1ф1 цсгавлсэна функциональная схема устройства микропрограммного управления.

На схеме обозначены генератор 1 тактовых импульсов, третий элемент И 2, счетчик 3 адресов микрокоманп, второй дешифратор 4, второй блок памяти 5, первый элемент задержки 6, первый элемент НЕ 7, четвертый элемент И 8, второй элемент задержки 9, второй элемен НЕ 1О, пятый элемент И 11, счетчик 12 микрокоманд, первый элемент И 13, второй элемент И 14, эпемент ИЛИ 15, узеп 16 идентификации ветви микропрограммы, состоящей из третьей группы элементов И 17, эпемента И-ИЛИ 18, вторая группа элементов И 19, буферный регистр 20, первая группа элементов И 21, регистр адреса 22, первый дешифратор 23, первый блок памяти 24, вход 25 логических условий, вход кода операции 26, выход 27 устройства.

Выполнение микропрограммы подразделяется на два цикла:

цикл формирования адреса первой микрокоманды очередной посчедовательности и считывания его из первого блока 24 и цикп считывания операционных частей 1микрокоманд из второго блока памяти 5 с выхода 27 попя микроопераций.

В цикле формирования адреса первой микрокоманды очередной поспедоватепь- ности и считывания ее из первого блока памяти 24 информация передается из бу.ферного регистра 20 в регистр адреса 22 и далее через первый дешифратор 23 в первый блок памяти 24. В перпом блоке памяти 24 записывается код М количест во микрокоманд в двух последоватепьностях , между которыми возможен переход лишь микрокоманд при положительном исходе проверки логического условия, коц

W передается в счетчик микрокоманд 12 Во втором поле записывается косвенный адрес первой микрокоманды очередной линейной последовательности, который передается в регистр 20. Адрес первой микрокоманды текущей последовательности записывается в четвертом поле первого блока памяти и передается в счетчик. 3.

Счетчик микрокоманд 12 подсчитывает количество выполняемых микрокоманд.

Счетчик 3 формирует адреса микрокоманд в текущей последовательности.

Генератор 1 тактовых .импупьсов осуществляет тактирование роботы устройств и считывания информации из запоминающих бпоков.

Уоел 16 идентифиц фует положительный исход проверки логических успопий.

Во втором цикле работы устройства микропрограммного управления происходит считывание операционных частей микрокоманд, входящих в текущую последовательность.

Содержи}«1ое счетчика микрокоманд 12 во втором цикпе работы устройства микропрограммного управления отлично от нуля.

После того как будут сосчитаны операционные части микрокоманд, образук ших текущую последовательность, устройство осуществляет проверку значений логических условий. Узел 16 осуществляет проверку выбора ветви микропрограммы по коду и значению логического условия. В зависимости от значения, которое принимает проверяемое логическое условие, в микропрограмме возможно формирование двух ветвей микропрограммы, соответству щих положительному и отрицательному иоходам проверки.

В случае положительного исхода проверки логического условия, содержимое счетчика 3 увеличивается на единицу, формируя при этом адрес очередной микрокоманды.

Содержимое счетчика 12 микрокоманды уменьшается на единицу. При этом его обнуление не происходит, а код, записанный в регистре 20, не модифицируется. Устройство микропрограммного управления продолжает находиться во втором цикпе работы.

В случае отрицательного исхода проверки логического условия происходит принудительное обнуление счетчика 12 микрокоманд. Устройство микропрограммного управления переходит к циклу формирования адреса первой микрокоманды очередной линейной последовательности по адресу, записанному в буферный регистр 20.

Устройсто работает следующим образом

Код операции поступает на третий вход регистра адреса 22 и является адресом первой микрокоманды первой линейной последовательности, записанной в бло ке памяти 24.

Генератор 1 тактовых импульсов через первый эпемент задержки 6 и четвертый элемент И 8 производит запуск первого дешифратора 23 и выб1грает соответствующую ячейку памяти из первого блока памяти 24. Содержимое второго поля первого блока памяти 24 поступает на первый вход буферного регистра 2О, и п нем 79О3 записывается когпонный адрес первой очередной линейной последовательности. Содержимое первого поля N (количество микрокоманд, входящих в текущую и очередную последовательности, переход к которой соответствует положительному исходу проверки логического услови записывается в счетчик 12 микрокоманд Адрес первой микрокоманды текущей линейной последовательности записывается в счетчик 3 с четвертого поля первог блока памяти 24. После поступления в счетчик 12 считанного из первого блока памяти 24 кода М исчезает сиТиал с выхода элемен та И 13 и снимается блокировка с треть его элемента И 2.. Следующий импульс с выхода генератора 1 производит iaanycK второго дешифратора 4 и считывание операционной части микрокоманды, записанной во втором блоке памяти 5 по адресу, записанному в счетчике 3. После считывания микрокоманды со второго блока памяти 5 сигналы микрооп раций поступают на выход 27,а сигналом с его третьего выхода происходит увеличение на единицу счетчика Зи уменьшение на единицу содержимого счетчика 12 микрокоманд, - При проверке логических условий ь ne BOM узле ветвления микропрограммы код проверяемых логических условий с группы выходов логических условий второго блока памяти 5 поступает на соответствую щие входы ()-го элементов И 17 третьей группы. На одном из {и -1) выходов элементов И 17 третьей группы, соответствующем проверяемому логическому условию с наименьшим порядковым номером, появляется единичный сигнал , Так, если код проверяемых логических условий имеет вид 011010, то единичный сигнал появляется на выходе первого элемента И 17 гр|уш1ы, тем самым определив два возможных исхода ветвления: положительный при Х, 1 и отрицательный при (независимо от значений логических условий Xj, Ху). Сигнал с выхода первого элемента И третьей группы элементов И 17 поступает на второй вход второй группы входов элемента И-ИЛИ 18, а на ее первый вход поступает значение проверяемого логического условия Х.. На все остальные, первые входы первой , третьей и -той групп входов эл&мента И-ИЛИ поступают нулевые сигналы с выходов остальных элементов И третье группы 12. Если значение проверяемого логического условия Хз равно единице, то на выходе элемента И-ИЛИ 18 появляется единичный сигнал, который через второй элемент НЕ 10 поступает на второй вход пятого элемента И 11 и блокирует его работу. При этом сигнал на обнуление счетчика 12 микрокоманд не формируется, и модификация кода, записанного в регистре 20, значениями логических условий Х-, Х Xg не происходит. В счетчике 12 в это время записан код длины последовательности микрокоманд, выполняемый при положительном исходе проверки. Очередным тактовым импульсом генератора 1 через открытый элемент И 2 происходит считывание информации со второго блока памяти 5 по адресу, записанному В счетчик 3, Далее работа устройства продолжается аналогично до очередного ветвления. Если проверяемое логическое условие Х принимает значение, равное нулю, вы.хоцной сигнал на выходе элемента ИИЛИ 18 равен нулю.Нулевойсигнал,инвертируясь вторым элементом НЕ 1О, поступает на второй вход пятого элемента И 11, поддерживая его в открытом состоянии. На второй его вход поступает единичный сигнал с выхода элемента ИЛИ 15, который формируется при выполнеЪии микрокоманд ветвления. В результате рроисходит обнуление счетчика микроко,- манд 12 сигналом с выхода пятого элемента И 11. По коду логических условий, проверяемых в данном узле ветвления микропрограммы, поступающему на первые входы второй группы элементов И 19, и по значениям этих логических условий, которые поступают ей входа 25 устройства, происходит модификация адреса очередной линейной последовательности, записанного в буферном регистра 20. Импульс генератора 1 тактовых импульсов чгрез первый и второй элементы задер:1 ки б и 9 соответственно и второй элемент И 14 передает модифицированный адрес из буферного регистра 20 в регистр адреса 22. Следуогций импульс генератора 1 через первьгй элемент задержгси 6 и четвертый элемеаг ; I 3 производит установку в нуль счетчика о адресов микрокоманд, буферного регистра 20 и осуществляет пуск первого дешифратора 23. Аналогично осуществляется переход от второго к первому циклу работы устройства и после выполнения последовательности, соответствующей положительному исходу проверки. В этом случае обнуление счетчика 12 проискодит ио сигналам с ,вых.оаа блока памяти 24. , Таким образом, введение третьей груп пы элементов И, элемента И-ИЛИ, элемен та ИЛИ, второго элемента НЕ, пятого элемента И и обнуленных ими связей позволяет повысить быстродействие устройства и увеличить экономичность устройства в целом. Формула изобретения Устройство микропрограммного . управ ления, содержащее генератор тактовых импульсов, -ВЫХОД которого соединен через первый и второй элементы задержки с первым входом первого элемента И, второй вход которого соединен с выходом второго элемента И, с первым входом третьего элемента И и через первый элемент НЕ с первым входом четвертого эле .мента И. второй вход которого соединен с выходом генератора тактовых импульсов, выход третьего элемента И соединен с первыми входами первого дешифратора, счетчика адреса и буферного регис ра, rpyima выходов которого соединена с первыми входами элементов И первой гру пы, вторые входы которых соединены с выходом первого элемента И, выходы эле ментов И первой группы соединены с груП пой информационных входов регистра адре са, вход кода операции которого является входом кода операции устройства, выход регистра адреса .соединен со вторым вхо дом первого дешифратора, выход которого соединен с входом первого блока памяти, первый и второй выходы которого соединены соответственно с входом сброса ре гистра адреса и со вторым входом счетчика адреса, третий вход которого соединен с первым выходом второго блока памяти, второй выход которого является выходом устройства, вход второго блока памяти соединен с выходом второго дешифратора, первый и второй входы которого соединены соответственно с выходам четвертого элемента И и счетчика адреса, группа входов второго элемента И соединена с группой выходов счетчика микрокоманд, первый вход которого соединен с третьим выходом первого блока памяти, четвертый выход которого соединен со вторым входом буферного регистра, группа входов которого соединена с выходами элементов И второй группы, первые входы которых являются группой входов логиче1 ких условий устройства, вторые входы элементов И второй группы соединены с группой выходов второго блока памяти, отличающееся тем, -что, с целью повышения быстродействия устройства, оно содержит третью группу элементов И, состоящую из (у1-1) элемента И, элемент И-ИЛИ, элемент ИЛИ, второй элемент НЕ, пятый элемент И, npvweM первые входы VI групп входов элемента И-ИЛИ соединены с группой входов логических условий устройства, второй вход первой группы входов элемента И-ИЛИ соединен с первым выходом группы выходов второго бпока памяти, вторые входы второй vt -ой группы входов элемента И-41ЛИ соединены с выходами соответствующих , элементов И третьей группы, первые входы которых соединены с соответствующими выходами группы выходов второго блока памяти, второй - (i +1 )-й инверсные входы каждого i -го элемента третьей группы элементов И соединены с первым i -тым выходами группь1 выходов второго блока памяти ( t 1, и -1), вторая группа выходов второго блока памяти соединена с группой входов элемента ИЛИ, выход которого соединен с первым входом пятого элемента И, второй вход которого через второй элемент НЕ соединен с выходом элемента И-ИЛИ, а выход пятого элемента И соединен со входом установки в нуль счетчика микрокоманд и третыими входами элементов И второй группы. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 638962, кл. G06P 9/14, 1976. 2.Авторское свидетельство СССР № 482744, кл. & Об F 9/16, 1972 (прототип).