Устройство микропрограммного управления Советский патент 1991 года по МПК G06F9/22 

Изобретение относится к вычислительной технике, в частности к средствам автоматической проверки цифровых обьектов и может быть использовано в программируемых генераторах тестовых воздействий, в устройствах функционального контроля логических блоков ЭВМ и других средств цифровой техники при их производстве и техническом обслуживании.

Целью изобретения является расширение области применения путем овргпечения генерации псевдослучайных последовательностей констант.

На фиг.1 приведена структурная схема предлагаемого устройства управления; на фиг.2 -функциональная схема блока выбор ки микрокоманд: на фиг.З - функциональная схема блока анализа логических условий; на фиг.4 - функциональная схема генератора псевдослучайных кодов; на фиг.5 - функциональная схема формирователя синхронизирующих сигналов; на фиг.6 - алгоритм работы устройства.

Устройство микропрограммного управления (фиг.1) содержит блок 1 памяти микрокоманд, блок 2 выборки микрокоманд блок 3 анализа логических условий, регистр 4 микрокоманд, дешифратор 5 микрокоманд, буферный регистр б, формирователь 7 синхронизирующих сигналов, тактовый генератор 8,делитель 9 частоты, триггер 10, счетчик 11 тактов, элемент ИЛИ 12, первый 13 и второй 14 мультиплексоры, первый 15 и второй 16 генераторы псевдослучайных кодов.

Блок 2 выборки микрокоманд (фиг.2) со- держит регистр 17 адреса микрокоманд, мультиплексор 18, счетчик 19 адреса микрокоманд и элемент ИЛИ 20.

Блок анализа логических условий 3 (фиг.З) содержит (в общем случае) дешифратор 21, блок 22 элементов И и элемент ИЛИ 23.

Генератор 15 (16) псевдосг /чайных кодов (фиг.4) выполнен на сдвиговом регистре 24 и сумматоре 25 по модулю 2.

Формирователь 7 синхронизирующих сигналов (фиг.8) содержит блок 26 элементов задержки и блок 27 элементов И.

Блок 1 памяти микрокоманд служит для хранения микропрограммы, определяющей все действия устройства контроля, связанные с проверкой конкретного блока. Микропрограмма выполняет функции подготовки и выдачи информации для формирования тестового набора в текущем такте проверки, переключения при необходимости каналов устройства контроля, связанных с двунаправленными выводами проверяемого объекта на прием или передачу данных, сравнения реакции объекта с эталонной. Эти функции выполняются специальными блоками, входящими в состав устройства контроля: блоком хранения и генерации тестовых последовательностей, блоком срав- нения и пр. Микропрограмма задает соответствующие операции в указанных блоках.

Блок 2 выборки микрокоманд служит для формирования адреса очередной мик- рокоманды. В регистр 17 адреса микрокоманд через мультиплексор 18 записывается информация или со счетчика 18 (при естественном следовании микрокоманд), или с выходов блока 1 памяти и мультиплексора 14 (адрес перехода), или с входов кода операции (начальный адрес микропрограммы). Строб записи на регистр 17 поступает через элемент ИЛИ 20 от блока 7 синхронизирующих сигналов (при работе) или от входа начальной установки (при загрузке).

Блок 3 анализа логических условий предназначен для анализа логических условий и формирования по результатам этого анализа признака перехода. Кроме того, этот блок вырабатывает сигналы управления первым 13 и вторым 14 мультиплексорами.

Регистр 4 микрокоманд принимает из блока 1 памяти микрокоманд информацию, необходимую для формирования тестовой последовательности соответствующими блоками устройства контроля, при этом часть информации на эти блоки поступает непосредственно с регистра 4 микрокоманд, а часть дешифрируется дешифратором 5.

Регистр 6 (для блока памяти тестов) предназначен, в частности, для хранения в текущем такте адреса блока памяти, в котором хранится тестовой набор.

Формирователь 7 синхронизирующих сигналов формирует сигналы, поступающие на внутренние узлы устройства микропрограммного управления и на остальные блоки, входящие в состав управляемого устройства контроля. Формирователь представляет собой набор элементов 26 задержки, каждый из которых позволяет сдвигать фронт поступающего на вход формирователя сигнала, тем самым определяя временную диаграмму работы; выходы элементов задержки поступают на входы схем И 27. на другие входы которых подается информация с выходов регистра 4 микрокоманд, определяющая блоки, на которые в данном такте должны поступать синхронизирующие сигналы.

Тактовый генератор 8 в совокупности с делителем 9 частоты предназначен для формирования тактовых импульсов, следующих с заданной частотой (эта частота, являясь частотой проверки, определяется конкретным типом объекта).

Триггер 10 служит для пускай остановки устройства микропрограммного управления (и, следовательно, устройства контроля в целом), при этом выход триггера сигнализирует о состоянии устройства (работа или останов)..

Счетчик 11 тактов предназначен для отсчета общей длины тестовой последовательности.

Элемент ИЛИ 12 служит для сброса триггера 10 различными сигналами.

Мультиплексор 13- предназначен для динамической модификации адреса блока памяти тестов (часть адреса заменена псевдослучайным кодом).

Мультиплексор 14 аналогично модифицирует адрес блока 1 памяти микрокоманд,

Псевдослучайныйкод поступает на входы мультиплексоров 13 и 14 с генераторов псевдослучайных кодов 15 и 16 соответственно.

Устройство микропрограммного управления работает следующим образом.

Перед началом работы производится загрузка микропрограммы в блок 1 памяти микрокоманд, при этом для задания адресов блока 1 памяти используется регистр 17 блока 2 выборки, затем в регистр 17 загружается начальный адрес микропрограммы, в делитель 9 частоты - коэффициент деления частоты тактового генератора 8 а в счетчик 11 тактов - общая длина в тактах тестовой последовательности. По завершении ввода устанавливается триггер 10, который разрешает работу тактового генератора 8. В процессе работы происходит выборка микрокоманд из блока 1 памяти, прочитанная информация поступает на блоки 2-4, 6, 13 и 14, определяя порядок работы самого устройства управления и устройства контроля в целом. В счетчике 19 в это время формируется адрес следующей микрокоманды, который передается через мультиплексор 18 в регистр 17, при выполнении переходов новое значение адреса в регистре 17 формируется путем передачи в него адреса перехода из блока 1 памяти. В каждом такте происходит уменьшение на единицу содержимого счетчика 11 тактов и по достижении им нулевого значения, т.е. по окончании формирования тестовой последовательности заданной длины, счетчик 11 выдает сигнал, который через элемент ИЛИ 12 сбрасывает триггер 10, который, в свою очередь, блокирует тактовый генератор 8 и, следовательно, останавливает устройство управления (и устройство контроля в целом). Сброс триггера 10 возможен до окончания формирования всей последовательности внешним сигналом через элемент ИЛИ 12.

Собственно генерация тестовых воздействий происходит в специальном блоке (формирования тестовых воздействий) путем многократного циклического исполнения микропрограммы в устройстве микропрограммного управления. Помимо выдачи детерминированных тестов и формирования псевдослучайного кода с заданными вероятностями единиц или нулей в каждом разряде устройства контроля (количество разрядов соответствует количеству выводов объекта), устройство микропрограммного управления позволяет выдавать на объект определенные коды с псевдослучайным, вероятностным характером их появления. Для этого каждый из кодов

записывается в ячейки блока памяти тестов (из состава блока формирования тестовых воздействий), причем для каждого из кодов выбрано определенное число ячеек блока

5 памяти (в которые записывается один и тот же код). Это позволяет при равновероятном переборе адресов блока памяти тестов считывать из него коды с заданной для каждого из них частотой. Равновероятный перебор обеспечивается заменой части адреса блока

0 памяти тестов, формируемого в регистре 6, псевдослучайным кодом, поступающим с выходов генератора 15 псевдослучайных кодов через мультиплексор 13. При этом фиксированная часть адреса, поступающая с

5 выходов блока 1 памяти микрокоманд, определяет область блока памяти тестов, в которой записаны соответствующие коды. Частота появления кодов соответствует заданному распределению этих кодов в ячей0 ках блока памяти тестов. При получении достаточно длинной последовательности за счет соответствующего заполнения ячеек блока памяти тестов можно управлять заданием вероятности появления каждого из ко5 дов.

Аналогичным образом можно модифицировать адрес перехода к следующей микрокоманде. В этом случае часть адреса

0 перехода, поступающего с выходов блока 1 памяти микрокоманд и фиксируемого в регистре 17 блока 2 выборки, заменяется псев- дослучайным кодом, поступающим с выходов генератора 16 псевдослучайных ко5 дов через мультиплексор 14. Это дает возможность осуществлять переход к следующей микрокоманде по модифицированному псевдослучайным кодом адресу, что, в свою очередь, дает возможность по0 давать на объект тестовые последовательности с псевдослучайным, вероятностным характером появления каждой последовательности (фрагмента микропрограммы). v При этом фиксированная часть адреса опре5 деляет величину зон блокз памяти микрокоманд, в которых записаны фрагменты. При получении достаточно длинной общей последовательности за счет cooi иетствующе- го заполнения зон блока памяти

0 микрокоманд можно управлять заданием вероятности появления каждого фрагмента. Микропрограмма в этом случае представляет собой совокупность рабочих подпрог55 Рамм (выдачи на объект воздействий, анализа реакций и т.п.) и подготовительной части (устанавливающей объект в некоторое состояние, анализирующей состояние обь- екта и т.п.). оканчивающейся командой перехода по модифицированному

псевдослучайным кодом адресу. Во время работы по окончании подготовительной части происходит переход на некоторую рабочую подпрограмму, которая оканчивается командой безусловного перехода на команду перехода по модифицированному адресу (или на подготовительную часть), затем происходит переход на другую подпрограмму и т.д. Это может применяться при проверке, например, микропроцессоров. При этом каждая подпрограмма эмулирует некоторую команду микропроцессора и, таким образом, кроме отработки микропроцессором каждой отдельной команды, происходит общая проверка работы микропроцессора в условиях, имитирующих реальные условия его работы (в части произвольного следования команд)..

Управление модификацией адресов осуществляется в блоке 3 логических условий. Микропрограмма содержит бит разрешения модификации адреса блока памяти тестов, который поступает с блока 1 памяти микрокоманд на вход элемента И 22 блока 3. Один из кодов, соответствующих разным типам переходов, означает переход по модифицированному адресу. Ги1нал с соответствующего выхода дешифратора 21, на вход которого подаются эти коды (типов переходов), поступает на соответствующий элемент И 22 блока 3. На вторые входы элемента И 22 поступают различные условий, по которым необходимо осуществлять соответствующие операции (эти условия поступают с других блоков устройства контроля), для безусловного выполнения на вход соответствующего элемента И 22 необходимо задать уровень логической единицы.

Для выдачи на объект тестовых последовательностей (фрагментов микропрограммы) с псевдослучайным характером появления этих последовательностей прототипу необходим большой объем памяти для размещения всех возможных сочетаний этих последовательностей, при ограниченном объеме памяти резко возрастает время контроля за счет необходимости перегрузки информации (новых сочетаний) в память.

Формула изрбретения

1. Устройство микропрограммного управления, содержащее блок памяти микрокоманд, блик выборки микрокоманд, блок анализа логических условий, регистр микрокоманд, дешифратор микрокоманд, буферный регистр, формирователь синхронизирующих сигналов, тактовый генератор, делитель частоты, триггер, счетчик тактов и элемент ИЛИ, причем вход кода операции устройства соединен с первым информационным входом блока выборки

микрокоманд, информационным входом блика памяти микрокоманд, входом задания коэффициента деления делителя частоты и информационным входом счетчика тактов,

первый вход начальной установки устройства соединен с управляющим входом блока выборки микрокоманд, с второго по седьмой входы начальной установки устройства соединены соответственно с входами вы0 борки и чтения-записи блока памяти микрокоманд, входом записи делителя частоты, входом записи счетчика тактов, входом установки в 1 триггера и первым входом элемента ИЛИ, выход которого соединен с

5 входом установки в О триггера, выход которого является выходом индикации работы устройства и соединен с входом запуска тактового генератора, выход которого соединен со счетным входом делителя частоты,

0 выход которого соединен с входом синхронизации формирователя синхронизирующих сигналов, с первого по седьмой выходы которого соответственно соединены с первого по третий входами синхронизации бло5 ка выборки микрокоманд,, входами синхронизации блока анализа логических условий, регистра микрокоманд, буферного регистра и счетчика тактов, выход переноса которого соединен с вторым входом элемен0 та ИЛИ. остальные выходы формирователя синхронизирующих сигналов являются, группой стробирующих выходов устройства, выход поля управления синхронизацией регистра микрокоманд соединен с входом

5 режима работы формирователя синхронизирующих сигналов, выход первого поля микроопераций регистра микроопераций соединен с выходом ми фоопераций устройства, выход второго поля микроопера0 ций регистра микрокоманд соединен с информационным входсм дешифратора микрокоманд, выход которого является выходом операцийустройства, информационный вход регистра микроко5 манд соединен с выходом поля микроопераций блока памяти микрокоманд, выход первого поля константы которого соединен с первым информационным входом буферного регистра, выход которого является ин0 формационным выходом устройства, выход поля логических условий блока памяти микрокоманд соединен с управляющим входом блока анализа логических условий, информационный вход которого соединен с вхо5 дом логических условий устройства, первый выход блока анализа логических условий соединен с входом логического условия блока выборки микрокоманд, второй информационный вход которого соединен с выходом поля адреса блока памяти микрокоманд,

вход адреса которого соединен с выходом блока выборки микрокоманд, отличающееся тем, что, с целью расширения области применения путем обеспечения генерации псевдослучайных последователь- ностей констант, в него введены первый и второй мультиплексоры, первый и второй генераторы псевдослучайных кодов, причем второй информационный вход буферного регистра соединен с выходом первого муль- типлексорэ, первый информационный вход которого соединен с выходом второго поля константы блока памяти микрокоманд, выход третьего поля константы которого соединен с первым информационным входом второго мультиплексора, выход которого соединен с третьим информационным входом блока выборки микрокоманд, управляющий вход второго мультиплексора соединен с вторым выходом блока анализа логических условий, третий выход которого соединен с управляющим входом первого мультиплексора, второй информационный вход которого соединен с выходом первого генератора псевдослучайных кодов, вход синхрониза- ции которого подключен к восьмому выходу формирователя синхронизирующих сигналов, к девятому выходу которого подключен вход синхронизации второго генератора псевдослучайных кодов, выход которого со- единен с вторым информационным входом второго мультиплексора.

2. Устройство поп.1,отличающее- с я тем, что блок выборки микрокоманд содержит регистр адреса микрокоманд, мультиплексор, счетчик и элемент ИЛИ, причем первый информационный вход блока соединен с первым информационным входом мультиплексора, второй информационный вход которого соединен с информационным выходом счетчика, информационный вход которого соединен с выходом регистра адреса микрокоманд и с выходом блока, информационный вход регистра адреса микрокоманд соединен с выходом мультиплексора, старшие разряды третьего информационного входа которого образуют второй информационный вход блока , третий информационный вход блока соединен с младшими разрядами третьего информационного входа мультиплексора, первый управляющий вход которого соединен с первым управляющим входом блока, второй управляющий вход мультиплексора соединен с входом логического условия блока, второй управляющий вход которого соединен с первым входом элемента ИЛИ, выход которого соединен с входом записи регистра адреса микрокоманд, второй вход элемента ИЛИ соединен с первым входом синхронизации блока, второй и третий входы синхронизации которого соединены с входами записи и счета счетчика.

Изобретение относится к вычислительной технике, в частности к средствам автоматической проверки цифровых объектов. Устройство может быть использовано в программируемых генераторах тестовых воздействий. Целью изобретения является расширение области применения за счет обеспечения генерации псевдослучайных последовательностей констант. Устройство микропрограммного управления содержит блок памяти микрокоманд, блок выборки микрокоманд, блок анализа логических условий, регистр микрокоманд, дешифратор микрокоманд, буферный регистр, формирователь синхронизирующих сигналов, тактовый генератор, делитель частоты, триггер, счетчик тактов, элемент ИЛИ, первый и второй мультиплексоры, первый и второй генераторы псевдослучайных кодов. Генерация тестовых воздействий происходит в специальном блоке (формирования тестовых воздействий) путем многократного циклического исполнения микропрограммы в устройстве микропрограммного управления. Помимо выдачи детерминированных тестов и формирования псевдослучайного кода с заданными вероятностями единиц или нулей в каждом разряде устройства контроля (количество разрядов соответствует количеству выводов объекта), устройство микропрограммного управления позволяет выдавать на объект определенные коды с псевдослучайным, вероятностным характером их появления. 1 з.п. ф-лы, 6 ил.

Г7 ml

HIS

отй/Упр

I

Фиг.З к 2 к ft

Г

/г Я ft) 4

15(16)

от 7

2

25

n

Фиг. Ц

Начальная програнна

fJepexoS no ноЗифицируегюму адресу хххх0000

Адрес

Микрокоманда

Адрес 7

з

Замещаемая ФиксироЬанная частьчасть

Начальная программа

Лодлрогранмо 1

Подпрограмма N