Генератор псевдослучайных кодов Советский патент 1982 года по МПК G06F7/58 

(5) ГЕНЕРАТОР ПСЕВДОСЛУЧАЙНЫХ КОДОЕ

I

Изобретение относится к вычисли тельной технике и может быть исполь зовано в аппаратуре контроля и диагностики цифровых блоков для выработки псевдослучайных испытательных сигналов с заданными свойствами, а также для формирования псевдослучайных последовательностей, необходимых для различных стохастических вычислительных устройств.

Известен генератор равномерно распределенных псевдослучайных кодов, содержащий регистр сдвига с сумматорами по модулю два в цепи обратной связи ГП.

Однако использование известного генератора в качестве источника испытательных сигналов, которые подаются на входы цифровых схем для проверки правильности их функционирования, ограничивается, так как порядок следования кодов в последовательности кодов, формируе 1ых такими генераторами, носит случайный характер.

Могут возникнуть ситуации, когда входные сигналы не определяют однозначно, как должна сработать испытуемая схема, т.е. возникает так называемая гонка фронтов. Неопделенное поведение схемы затрудняет достоверную оценку правильности ее функционирования.

Источник псевдослучайных кодов должна вырабатывать только такие

10 последовательности, соседние коды в которых отличаются только в одном разряде о В литературе такие коды получили название псевдоцикли- ческих кодов, так как они имеют одISно общее свойство с циклическим ко док ; в данный момент времени только один двоичный разряд меняет свое значение - переключается.

Применение псевдоциклических ко20дов кё ограничивает времени проверки цифровых комбинационных схем, поскольку вероятность появления определенной двоичной комбинации на

выходах генератора псевдоциклического кдда равна вероятности появления этой комбинации на выходах генератора равномерно распределенного псевдослучайного кода. Однако при проверке цифровых схем, содержащих сдвиговые регистры или счетчики, применение псевдоциклического кода может существенно увеличить время проверки, поскольку средняя частота переключения для каждого входа проверяемой схемы при псевдоциклическом коде в п/2 раз ниже, чем при равномерно распределенном псевдослучайном коде (где п- число входов). Для сокращения времени проверки 0 генераторе псевдоциклического кода должна быть предусмотрена возможность задания вероятности изменения состояния каждого из разрядов генерируемого псевдоциклического кода. Тогда при низкой средней частоте переключения может быть достигнута относительно высокая частота переключения на отдельных входах проверяемой схемы (например на сдвигающих входах регистров и счетных входах счетчиков).

Наиболее близким к предлагаемому является генератор псевдослучайных кодов, содержащий блок формирования равномерно распределенных псевдослучайных чисел, регистр выходного кода, входы которого связаны с выходами блока формирования равномерно распределенных псевдослучайных чисе и блок задания веса кодов , включенный в цепь обратной связи регистра кода 2.

Однако оно не позволяет получать последовательность пневдоциклических кодово Кроме того, не предусмотрена возможность изменения вероятности переключения (изменения сое тояния) каждого из разрядов генерируемых кодов

Цель изобретения - расширение функциональных возможностей генератора за счет получения последовательности псевдослучайных циклических кодов с заданными вероятностями переключения каждого из разрядов кода.

Указанная цель достигается тем, что в известный генератор псевдослучайных кодов, содержащий блок формирования равномерно распределенных псевдослучайных чисел, группу триггеров, выходы которых являются выходами генератора, введены коммута тор, счетчик, блок памяти и дешифратор-, выходы которого соединены со счетными входами соответствующих триггеров группы, а входы дешифратора подключены к соответствующим выходам блока памяти, адресные входы которого соединены с выходами коммутатора соответственно, входы которого соединены с выходами счетчика и блока формирования равномерно распределенных псевдослучайных чисел соответственно, информационные входы блока памяти являются входами генератора.

На чертеже изображена структурная схема генератора.

Генератор содержит блок 1 формирования равномерно распределенных псевдослучайных кодов и счетчик 2, выходы которых соединены с входами коммутатора 3, выходы коммутатора 3 подключены к адресным входам 4 блок памяти 5. Выходы 6 блока памяти 5 подключены к входам дешифратора 7, выходы KOTOfToro соединены со счетными входами 8 триггеров 9. Выходы триггеров 3 подключены к выходным каналам генератора. Информационные входы блока памяти 5 являются входами генератора

Генератор функционирует следующим образом.

На информационных входах блока памяти 5 выставляются коды номеров выходных каналов генератора. Каждый из кодов номеров выходных каналов записывается в ячейки блока памяти 5 причем для каждого из кодов выбрано определенное число ячеек блока памяти 5, в которые записывается код одного и того же номера выходного канала. Это позволяет при условии равновероятного перебора адресов блока памяти 5 считывать из него коды номеров выходных каналов с заданной для каждого канала частотой

В процессе заполнения блока памяти 5 коммутатор 3 подключает выходы счетчика 2 к адресным иинам А, Счетчик 2 обеспечивает последователное заполнение всех ячеек блока памяти 5 кодами номеров выходных, каналов

После того, как заполняется блок памяти 5 коммутатор 3 отключает адресные входы от счетчика 2 и подключает их к блоку 1 формировани

равномерно распределенных псевдослу чайных кодов. Блок 1 формирует на адресных входах k с одинаковой вероятностью все возможные адреса ячеек блока памяти 5. Считываемые из ячеек коды номеров каналов поступают по шинам 6 на входы дешифратора 7 В результате в каждом такте возбуждается один из выходов дешифратора 7 и на счетный вход 8 одного из триггеров 9 поступает счетный импульс Именно этот триггер из всех триггеров 9 изменяет свое состояние на противоположное Таким образом новый код отличается от предыдущего кода только в одном разряде. Так как частота появления кодов номеров выходных каналов на шинах 6 соответствует заданному распределению этих кодов в ячейках блока памяти 5, то частота изменения состояний соответствующих триггеров 9 а следовательно и выходных канапов может изменяться в необходимых пределах. При получении на выходах генератора достаточно длинной последовательности псевдослучайных цикличес кихкодов, за счет соотёетствующего заполнения .ячеек блоков памяти 5 можно осуществлять управление задани ем вероятности изменения каждого из разрядов циклических кодов на выходах гзнератора.

По сравнению с известным данный генератор обладает дополнительными возможностями, позволяющими улучшить его свойства как источника вероятностных испытательных сигналов для контроля цифровых блоков. Сама по себе возможность генерации псевдослучайных циклических кодов обеспечивает надежную гарантию того, что на входы испытуемой схемы не поступают запрещенные для данной схемы последовательности наборов входных сигналов. В результате этого упрощается проведение анализа состояний схемы в процессе контроля, повышается полнота и достоверность контроля. Кроме того, возможность широкого изменения вероятности переключения состояния каждого из

207186

выходных каналов в процессе генерации циклических кодов позволяет в значительной степени оптимизировать процесс контроля. При контроле схем, s состоящих из различных участков, интенсивное функционирование (переходы в различные состояния) которых возможно только при вполне определенном различном темпе поступления переключающих входных сигналов, последнее свойство предлагаемого генератора позволяет сократить время контроля и повысить его полноту.

is

формула изобретения

Генератор псевдослучайных КОДОЕ,

20 содержащий блок формирования равномерно распределенных псевдослучайных чисел, группу триггеров, выходы которых являются выходами генератора, отли чающийся тем,

25 что, с целью расширения функциональных возможностей генератора за счет формирования последовательности псевдослучайных циклических кодов с заданными вероятностями переключе30 ния каждого из разрядов кода, он содержит коммутатор, счетчик, блок памяти и дешифратор, выходы которого соединены со счетными входами соответствующих триггеров группы, а

35 входы дешифратора подключены к соответствуюи1им выходам блока памяти, адресные входы которого соединены с выходами коммутатора соответственно, входы которого соединены с

40 выходами счетчика с блока формирования равномерно распределенных псевдослучайнфх чисел соответственно, информационные входы блока памяти являются входами генератора.

45

Источники информации,

принятые во внимание при экспертизе

К Авторское свидетельство СССР № Ц6823}, кл„ G 06 F 1/02, 1976. JQ2. Авторское свидетельство СССР

№ 696510, кл. G 06 F 1/02,1977 (прототип).