Квадратор Советский патент 1982 года по МПК G06F7/552 

Устройство относится к вычисли тельной технике и может быть использовано в устройствах ввода и вывода информации ЦВМ, в системах программного управления и автоматического . регулирования.

Известны устройства для пересчета и возведения в квадрат импульсных сигналов, содержащие п-разрядный счетчик импульсов, 2п-разрядкый сумматор, логические элементы И, ИЛИ, НЕ 1 и 2.

Эти устройства обладают ограниченными функциональными возможностями, так как не позволяют реверсивно изменять значение функции на выходе устройства, что особенно важно для систем автоматического управления и регулирования..

Наиболее близким по технической сущности к предлагаемому является реверсивный квадратор, позвапяюй 1й реверсивно изменять значение функции на выходе устройства, содержащий п-разрядный реверсивный счетчик, суммирующий 2п.-разрядный блок, состоящий из (п+1)-разрядного параллельного -сумматора и (п-1)-разрядного реверсивного счетчика, блока управления, состоящего из триггера.

прямой и инверсный выходы которого соединены с первыми входами соответственно первого и второго злементов И, выходы которых подключены к входу сложения и вычитания (п-1)разрядного реверсивного счетчика соответственно, шести элементов И, двух злементов ИДИ, элемента задержки, вход которого соединен с выхоtoдом первого элемента ИЛИ и п блоков формирования суъйма и переноса 3.

Недостатком известного реверсивного квадратора является сложное построение цепей cxei фо5 шрования

15 суммы и переноса, что снижает его надежность.

I Цель изобретения - упрощение схема реверсивного квадратора и- повышение его надежности.

20

Указанная цель достигается тем, что квадратор, содержа1дайп-разрядЯЫй реверсивный счетчик, суммирую, щкй 2п-разрядный блок, состоящий из (п +1)-разрядного параллельного сумматора и (п-1)-разрядного реверсивного счетчика, блок управления, состоящий из триггера,прямой и инверсный выходы которого соединены с первыми входами соответственно первого

30 и второго злементов И, выходы которых подключены к входам сложения и вычитания (п-1)-разрядного реверсивного счетчика соответственно, шести элементов И, двух элементов ИЛИ, элемента задержки, вход которого соединен с выходом первого элемента ИЛИ и п блоков формирования суммы и переноса, блок управления содержит второй триггер, второй элемент задержки, группу элементов И, причем вход сложения квадратора соединен с единичным установочным входом первого триггера и первыми входами первого и второго элементов ИЛИ блока управления, а вход вычитания квадратора соединен с нулевьпи установочным входом первого триггер и вторыми входами первого и второго элементов ИЛИ, выход второго элемента ИЛИ соединен с единичным установочным входом триггера, единичный выход которого соединен с первым входом третьего элемента И блока управления и с первыми входам элементов И группы, выход третьего элемента И блока управления соединен с суммирующим входом п-разрядного реверсивного счетчика, выход первого элемента задержки соединен с входом второго элемента задержки, со счетным входом (л+1)-разрядного параллельного сумматора и с вторыми входами первого и второго элементов И блока управления, выход второго элемента задержки соединен с первым входом четвертого элемента И и со вторым входом третьего элемента И блока управления,третий вход которого соединен с единичным выходом первого триггера, второй вход четвертого элемента И соединен с нулевым выходом первого триггера, а выход четвертого элемента И соединен с нулевым установочным входом второго триггера, со счетным входом первого триггера, с третьим входом первого элемента ИЛИ и с вычитающим входом п -разрядного реверсивного счетчика, разрядные выходы которого подключены ко вторым входам элементов И группы, единичный выход первого триггера соединен с первым входо пятого элемента И блока управления, информационным входом первого разряда (п+1)-разрядного сумматора, прямой выход которого соединен со вторым входом пятого элемента И блока управления, первый и второй информационные входы i-го разряда (п +1)-разрядного параллельного сумматора подключены к первому и второму выходам i-ro блока формирования суммы и переноса соответственно, а прямой и инверсный выходы i-ro разряда (п+1)-разрядного параллельного сумматора подключены к первому и второму входам блока формирования суммы и переноса, третий и четверты

входы которого соединены с прямым и инверсным выходами соответственно первого триггера блока управления, выход i-го элемента И группы подключен к пятому входу блока формирования суммы и переноса, шестой вход которого, кроме первого блока, подключен к третьему выходу (i-l)-ro, кроме VI-го, блока формирования суммы и переноса, выход пятого элемента

0 И блока управления соединен с шестым входом первого блока формирования суммы и переноса, третьи входы первого и второго элементов И блока управления подключены к третьему выходу

5 п-го блока формирования суммы и переноса.

Кроме того, блок формирования v суммы и переноса содержит четыре элемента И-НЕ и элемент ИЛИ, причем

0 первые входы элемента ИЛИ и первого элемента И-НЕ соединены с выходом i-ro элемента И группы, подключенного к пятому входу блока, а их выходы соединены соответственно с первыми

5 входами второго и третьего элементов И-НЕ и являются первым и вторым выходами блока соответственно, второй и. третий входы третьего элемента И-НЕ соединены с выходами соответственно второго и четвертого элементов И-НЕ, выход третьего элемента И-НЕ является третьим выходом блока, второй и третий входы второго - элемента И-НЕ являются соответственно эторым и четвертым входами блока,

5 первый вход четвертого элемента И-НЕ подключен к выходу элемента ИЛИ, второй и третий входы четвертого элемента И-Ц-Е являются соответственно первым и третьим входами блока,

0 вторые входы элемента ИЛИ и первого . элемента И-НЕ блока являются шестым входом блока, выход третьего элемента И-НЕ п-го блока является третьим выходом п-го блока.

5 На чертеже приведена функциональная схема устройства.

Схема содержит п-разрядный реверсивный счетчик 1, суммирующий п-разрядный блок 2, состоящий из (п+1)Q разрядного параллельного сумматора 3 и (ti-l)-разрядного реверсивного счетчика 4, триггеры 5 .и 6, элементы ИЛИ 7 и 8, элементы 9 и Ю задержки, элементы И .11-16, блок 1

С формирования суммы и переноса, элемент ИЛИ 18, элементы И-НЕ 19-22.

Предлагаемое устройство работает следующим образом.

При поступлении импульса логическая единица по входу сложения

триггер 5 устанавливается в состояние, пр« котором на его единичном выходе формируется потенциал логической , подача которого в блоки 17 на первые входы элементов

5 И-НЕ 20 дает разрешение на операцию Сложение. Одновременно поступление логической на первый вход элемента И 15 и на управляющий вход триггера младшего разряда сумматора 3 дает разрешение на добавление единицы к числу, записанному в блоке 2.

При этом, если триггер младшего разряда сумматора 3 находится в единичном состоянии, то на выходе элемента И 15 формируется логическая

переноса, которая поступает в блок 17 формирования суммы и переноса, соединенный с младшим разрядом реверсивного счетчика 1 и вторым разрядом сумматора 3. Одновременно импульс, поступивший по шине сложения, пройдя через элементы . ИЛИ 7 и ИЛИ 8, соответственно уста.навливает триггер б в единичное состояние и поступает на вход элемента 9.задержки. С единичного выхода триггера 6 потенциал логической поступает на первые входы всех п элементов И 16, при этом происходит подключение всех триггеров реверсивного счетчика 1 к блокам 17 формирования суммы и переноса. С выхода элемента 9 заде1 кки импульс логической 1 поступает на вход элемента 10 задержки и на счетные входаа всех триггеров сумматора 3, в которсм происходит переключение триггеров, у которых- на обоих управляющих входах присутствуют потенциалы логической . Одновременно импульс логической ч с выходаэлемента 9 задержки поступает на второй вход элемента И 14, на первом входе которого присутствует потенциал логической , поступающий с единичного выхода триггера 5. При этом, если На третий вход элемента И 14 подан с выхода элемента И-НЕ 22 старшего разряда блока 17 потенциал логической

то на выходе элемента

И 14 формируется импульс логичесиой переноса, который поступает на суммирующий вход реверсивного счетчика 4. Этой операцией заканчивается сложение удвоенного числа, записанного в счетчике 1, с содержимым суммирующего 2п-разрядного бло ка 2 плюс единица. С выхода элемента 10 задержки импульс логической i через элемент И 12, на другие входы которого поданы потенциалы логической , поступает на суммирующий вход реверсивного счетчика 1 и добавляет единицу к записанному ранее числу. Одновременно с вЕлхода элемента 10 задержки импульс поступает на вход элемента И 11, но не проходит через него, так как на второй вход элемента И 11 поступает с нулевого выхода триггера 5 потенциал логического нуля. На этом цикл реализации математической зависимости

г

(а+1)

а + 2й + 1 заканчивается.

При поступлении импульса логической ч по входу вычитании триггер 5 устанавливается в положение О , при котором на его единичном выходе формируется потенциал

логического О ,

а на нулевом вы , подача коходе - логической

торого на первые входы всех элементов И-НЕ 21 блоков 17 дает разрешение на операцию Вычитание. Одновременно импульс, поступающий по шине вычитания, пройдя через элементы ИЛИ 7 и ИЛИ 8, соответственно устанавливает триггер 6 в состояние 1 и поступает на вход элемента 9 задержки. С единичного выхода триггера 6 потенциал логической

Ч

поступает на первые входы всех

элементов И 16 и все триггеры счетчика 1 подключаются к элементу 20. С выхода элемента 9 задержки импульс

логической

поступает на вход

элемента 10 задержки и на счетные входы всех триггеров сумматора 3, в котором происходит переключение триггеров, у которых на обоих управляющих входах присутствуют потенциалы логической . Однрвременно импульс логической i с выхода элемента 9 задержки поступает на второй вход элемента И 13, на первом входе которого присутствует потенциал логической , поступающий с нулевого выхода триггера 5. При этом, если на 3-ий вход элемента И 13 подан с выхода элемента И-НЕ 22 старшего разряда блока 17 потенцией логической , то на выходе элемента И 13 формируется

импульс логической

переноса,

который поступает.на вычитающий вход реверсивного счетчика 4 и вычитает из него единицу. Этой операцией заканчивается вычитание удвоенного

5 числа, записанного в счетчике Ij из числа, записанного в блоке 2, С выхода элемента 10 задержки импульс логической Ч проходит через элемент И 11, на второй вход которо0го подан с нулевого выхода триггера 5 потенциал логической ч и поступает непосредственно на счетный вход триггера 5, вычитающий вход реверсивного счетчика 1, установоч5ный вход триггера 6 и через элемент ИЛИ 8 На вход элемента 9 задержки. Через элемент И 12 импульс не проходит, так как на один из его входов подан потенциал логического О , поступающий с единичного выхода

0 триггера 5. При этом установка триггера 6 в нулевое состояние, при котором на первые входы всех элементов И 16.поступает потенциал логического 0, обеспечивает отключение всех

5 разрядов счетчика i от блоков 17. Поступление импульса на вычитающий вход реверсивного счетчика 1 уменьшает число, записанное ранее, на единицу. По заднему фронту импульса, поступающего на счетный вход триггера 5, длнный триггер устанавливается в единичное состояние и с его единичного выхода на первые входы всех элементов И-НЕ 20 поступает потенциал логической , т.е. формируется разрешение на операцию Сло жение , одновременно потенциал логической поступает на управляющий вход триггера младшего разряда сумматора 3 и на первый вхо элемента И 15, что дает разрешение на добавление единицы в блоке 2, С выхода элемента 9 задержки импульс логической поступает на счетные входы всех триггеров, сум матора 3 и в сумматоре происходит переключение тех триггеров, у которых на управляющих входах присутствуют потенциалы логической . В результате к числу, записанному в блоке 2, добавляется единица. На этом цикл реализации математической зависимости (я-1) а--2 + + 1 заканчивается. Для пояснения функционирования схемы формирования суммы и переноса рассмотрим работу промежуточного i-горазряда блока 2, соединенного с- (1+1)-ым разрядом сумматора 3 и i-ым разрядом реверсивного счетчика 1, при различных сочетаниях слагаемых и наличии единицы переноса из предьщущего (i-l)-ro разряда. Рассмотрим операцию Сложение При сложении на первый вход элемента И-НЕ 20 подан разрешающий потенциал логической , а на вход элемента И-НЕ 21 - запрещающий логический О , Вариант 1. Триггер (i+l)-ro разряда сумматора 3 находится в единич ном состоянии и/или триггер i-го разряда реверсивного счетчика 1 находится в единичном состоянии, но отсутствует единица переноса из (i-l)-ro разряда, или поступает еди ница переноса, но триггер i-го раз ряда счетчика 1 находится в нулевом состоянии. Тогда на один из входов элемента ИЛИ 18 поступает потенциал логической , а на один из входов элемента И-НЕ 19 - потенциал логического . При этом на вы.Ходах элементов ИЛИ 18 и И-НЕ 19 формируются потенциалы логической 1, которые поступают на управляющие входы триггера (i+l)-ro разряда сумматора 3., -Одновременно потенциал логической поступает на второй вход элемента И-НЕ 20, на третий вход которого также подан потенциал логической 1 , поступающий с единичного выхода триггера (i+l)-ro разряда сумматора 3. В результате совпадения трех сигналов логической ч на входе элемента И-НЕ 20 на его выходе формируется потенциал логического О, который поступает на вход элемента И-НЕ 22 и на его выходе формируется потенциал логической Ч переноса. При поступлении импульса на счетный вход триггера (i+l)-ro разряда сумматора 3 происходит его переключение в нулевое состояние. Вариант 2. Триггер i-го разряда реверсивного счетчика 1 находится в единичном состоянии и поступает единица переноса из (i-l)-ro разряда. Тогда присутствие двух потенциалов логической на входе элемента И-НЕ 19 обеспечивает на его выходе потенциал логического О , который поступает на управляющий вход триггера (i+l)-ro разряда сумматора 3 и на вход элемента И-НЕ 22, на выходе которого, независимо от состояния триггера (i+i)-ro разряда сумматора 3, формируется логическая переноса. При поступлении импульса на счетный вход триггера (1+1)-го разряда сумматора 3 последний не реагирует, так как на его управляющий вход подан запрещающий потенциал логического О . Вариант 3. Триггер i-го разряда реверсивного счетчика 1 находится в нулевом состоянии и отсутствует единица переноса из (i-l)-ro раз ряда. Тогда на выходе элемента ИЛИ 18 формируется потенциал логического О, который поступает на управляющий вход триггера (i+l)-ro разряда сумматора 3 и на вход элемента И-НЕ 20, на выходе которого формируется потенциал логической 1 . На выходе элементов И-НЕ 19 и И-НЕ 21, в связи с присутствием на Их входах потенциалов логичес1 их О, также формируются потенциаВ результате лы логических совпадения на входе элемента И-НЕ 22 трех потенциалов логических Ч на его выходе формируется потенциал логического О, информирующий об отсутствии единицы переноса. При поступлении имПульса на счетный вход триггера (i+i)-ro разряда сумматора 3 триггер, независимо от его состояния, не реагирует в связи с присутствием на управляющем входе потенциала логического Рассмотрим операцию Вычитание, При вычитании на первый вход элемента и-НЕ 20 подан запрещающий потенциал логического О, на входэлемента И-НЕ 21 - разрешающий логи ческой . Вариант i. Триггер {i+l)разряде сумматора 3 находится в еди ничном состоянии и/или триггер i -г разряда реверсивного счетчика 1 находится в единичном состоянии, но отсутствует единица переноса из (i-l)-ro разряда (при операции Вы читание единица переноса является единицей вычитания из более старшего разряда сумматора), или поступае единица переноса, но триггер л-го разряда счетчика 1 находится в нуле iaoM состоянии. Тогда на один из входов элемента ИЛИ 18 поступает потенциал логичесна один из входов элемен та И-НЕ 19 - потенциал логического О. При этом на выходах элементо ИЛИ 18 и И-НЕ 19 формируются потенциалы логической , которые пос тупают на управляющие входы триггера (i+l)-ro разряда сумматора 3. Од новременно потенциал логической i поступает на первый вход элемента И-НЕ 22. .. Так как на входы элементов И-НЕ и и-НЕ 21 поступают потенциалы логического 0. то на их выходах формируются потенциалы логических 1 , которые поступают на другие входы элемента И-НЕ 22. В результате совпадения трех потенцигшов ло на входе элемента гических И-НЕ 22 на его выходе формируется потенциал логического О, информирующий об отсутствии единица пере носа. При поступлении импульса на счетный вход триггера (i +1)-го разряда сумматора 3 триггер переключается в нулевое состояние. Вариант 2. Триггер л-го разряда реверсивного счетчика 1 находится в единичном состоянии и поступает единица переноса из (4-1) го разряда. Тогда присутствие двух потенцисшов логической i на входе элемента И-НЕ 19 приводит к формированию на его выходе потенциа который посла логического тупает на управляющий вход триггера (i+l)-ro разряда сумматора 3 и на вход элемента И-НЕ 22, на выходе которого независимо от состояния триггера (i+l)-ro разряда сумматора .3 формируется потенциал логической переноса. При поступлении импульса на счетный вход триггера (i+l)-ro разряда сумматора 3 тригге не реагирует и сохраняет свое перво начальное состояние. Вариант 3. Триггер (i +1)разряда сумматора 3 находится в нулевом состоянии и/или триггер i-го разряда счетчика 1 находится в единичном состоянии, но отсутствует единица переноса, или поступает единица переноса из (i-l)-ro разряда, но триггер i-ro разряда счетчика 1 находится в нулевом состоянии. Тогда На один из входов элемента ИЛИ 18 поступает потенциал логической , на один из входов элемента И-НЕ 19 - потенциал логичесПри этом на выходах элементов ИЛИ 18 и И-НЕ 19 формируются потенциалы логической , которые поступают на управляющие входы триггера (i+l)-ro разряда сумматора 3. Одновременно потенциал логической поступает на второй вход элемента И-НЕ 21, на третий вход которого также подают потенциал логическойпоступающий с нулевого выхода триггера (i+l)-ro разряда сумматора 3. В результате совпадения трех сигналов логических на входе элемента И-НЕ 21 на епо выходе формируется потенциал логического О, который поступает на вход элемента И-НЕ 22, И на выходе элемента И-НЕ 22 формируется потенциал логической Ч переноса. При поступлении импульса на счетный вход триггера (i+l)-ro разряда сумматора 3 происходит его переключение в единичное состояние. На основании изложенного следует, что введение в блок управления Триггера со счетным входом и линии задержки, а в каждый блок-формирования суммы и переноса четырех элементов И-НЕ с описанными выше соединениями, позволит значительно упростить схему реверсивного квадратора и тем самым повысить его нгщежность. Формула изобретения 1. Квадратор, содержащий п -разрядный реверсивный счетчик, суммирующий 2п-разрядный блок, состоящий из (п+1)-разрядного параллельного сумматора и (п-1)-разрядного реверсивного счетчика, блок управления, состоящий из триггера, прямой и инверсный выходы которого соединены с первыми входами соответственно первого и второго элементов И, выходы которых подключены к входам сложения и вычитания (п-1)разрядного реверсивного счетчика соответственно, шести элементов И, двух элементов ИЛИ, элемента задержки, вход которого соединен с выходом первого элемента ИЛИ, и п блоков формирования суммы и переноса, отличающийся тем, что, с целью упрощения, блок управления содержит второй триггер, второй эле мент задержки, группу элементов И, причем вход сложения квадратора сое динен с единичным установочным входом первого триггера и первыми входами первого и второго элементов ИЛИ блока управления, а вход вычит.ания квадратора соединен с нулевым установочнымвходом первого триггера и вторыми входами первого и второго элементов ИЛИ, выход второго элемента ИЛИ соединен с единичным установочным входом второго триггера, единичный выход которого соединен с первым входом третьего элемен та И блока управления и с первыми входс1ми элементов И группы, выход . третьего элемента И блока управлеНИН соединен с суммирующим входом п-разрядного реверсивного счетчика, выход первого элемента задержки сое динен с входом второго элемента эадержки, со счетным входом (л+1)разрядного параллельного сумматора и с вторыми входами первого -и второго элементов И блока управления, выход второго элемента задержки соединен с первым входом четвертого элемента и и со вторым входом треть Го элемента И блока управления, третий вход которого соединен с еди ничным выходом первого триггера, второй вход четвертого элемента И срединен с нулевым выходом первого триггера, а выход четвертого элемента И соединен с нулевым установочным входом второго триггера, со счетным входом первого триггера, с третьим входом первого элемента ИЛИ и с вычитающим входом п-разрядного реверсивного счетчика, разрядные выходы которого подкл50чены ко вторы входам элементов И группы, единичны выход первого триггера соединен с первым входом пятого элемента И бло ка управления, информационным входо первого разряда (п+1)-разрядного сумматора, прямой выход которого соединен, со вторым входом пятого элемента И блока управления, первый и второй информационные входы i-го разряда (п+1)-разрядного параллельного сумматора подключены к первому и второму выходам /i -го блока формирования суммы и переноса соответственно, а Прямой и инверсный выходы п-го разряда (п+1)-разрядного парал лельного сумматора подключены к пер вому и второму входам блока формирования суммы и переноса, третий и четвертый входы которого соединены с прямым и инверсным выходами соответственно первого триггера блока управления, выход i-ro элемента И группы подключен к пятому входу блока формирования суммы и переноса, шестой вход которого, кроме первого блока, подключен к третьему выходу (i-l)-ro, кроме п-го, блока формирования суммы и переноса, выход пятого элемента И блока управления соединен с шестым входом первого блока формирования суммы и переноса, третьи входы первого и второго элементов И блока управления подключены к третьему выходу п-го блока формирования суммы и переноса. 2. Квадратор по п. 1, о т л ичающийс я тем, что блок формирования суммы и переноса содержит четыре элемента И-НЕ и элемент ИЛИ, причем первые входы элемента ИЛИ и первого элемента И-НЕ соединены с выходом i-го элемента И группы, подключенного к пятому входу блока, а их выходы соединены соответственно с первыми входами второго и третьего элементов И-НЕ и являются первым и вторым выходами блока соответственно, второй и третий входы третьего элемента.И-НЕ соединены с выходами соответственно второго и четвертого элементов И-НЕ, выход третьего элемента И-НЕ является третьим выходом блока, второй и третий входы второго элемента И-НЕ являются соответственно вторым и четвертым входами блока, первый вход четвертого элемента .Е подключен к выходу элемента ИЛИ, второй и третий входы четвертого элемента И-НЕ являются соответственно первым и третьим входами блока, вторые входы элемента ИЛИ и первого элемента И-НЕ блока являются шестым входом блока, выход третьего элемента И-НЕ п-го блока является третьим выходом п-го блока. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 555399, кл. G 06 F 7/38, 1975. 2.Авторское свидетельство СССР 47561.9, кл. G 06 F 7/38, 1973. 3.Авторское свидетельство СССР № 674015, кл. G 06 F 7/38, 1,977.