Устройство для умножения двоичных чисел Советский патент 1982 года по МПК G06F7/52 

{5|) УСТРОЙСТВО для УМНОЖЕНИЯ двоичных ЧИСЕЛ

I

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах ЭЦВМ.

Известны устройства умножения двоичных чисел, содержащие регистры множимого и множителя, связанные через схему образования частичных произведений и пирамиду сумматоров с выходами устройства р.

Одним из :устройств такого типа является также устройство умножения, которое содержит регистры множимого и множителя, связанные через матрицу образования частичных произведений, пирамиду сумматоров и блок преобразователей кодов с выходной шиной устройства 2.

Наиболее близким к предлагаемому является устройство умножения, содержащее регистры множимого и множителя, блок формирования кратных множимого, анализатор групп разрядов множителя и блок суммирования 3.

Недостатком этого устройства является недостаточное быстродействие J в связи с ммоготэктным выполнениемоперации.

Цель изобретения - повышение быстродействия.

Для достижения поставленной цели ,0 устройство для умножения двоичных .чисел,содержащее регистр множимого, регистр множителя, блок формирования кратных множимого, первый и второй анализаторы кодов групп разрядов множителя, входы которых соединены с

1S выходами соответствующих групп разрядов множителя, а первые выходы подключены к управляющим входам соответствующих блоков формирования кратных множимого,информационные входы которых соединены с выходами регистра множимого, а выходы подключены к срртветствующим входам блока суммирования, содержит дополнительно блок формирования управляющих кодов суммирования (k-Z) блоков формирования кратных множимого с третьего по Ь-й (1 - число разрядов множителя), (44-2) анализаторов кодов групп разрядов множите ля с третьего по V-й, входы которых соединены с выходами соответствующих групп разрядов регистра множителя а первые выходы подключены к управляющим входам соответствующих блоков формирования кратных множимого,входы которых подключены к выходам регистра множимого, а выходы - к соответствующим входам блока суммирования, в состав которого входит пирамида сумматоров, информационные входы первого ряда которых соединены со взятыми попарно входами блока суммирования, выходы взятых попарно сумматоров каждого ряда пирамиды соединены с информационными входами сумматора последующего ряда, выход сумматора последнего ряда пирамиды является выходом блока суммирования и выходом устройства, блок формирования управляющих кодов суммирования содержит пирамиду табличных преобразователей знаковых разрядов в управляющие коды сумматора, входы первого ряда которых соединены с вторыми выходами взятых попарно анализаторов кодов групп разрядов множителя, первые выходы табличных преобразователей знаковых разрядов в управляимцие коды сумматора соединены с управляющими входами соответствующих сумматоров соответствующего ряда пирамиды блока суммирования, вторые выходы табличных преобразователей знаковых разрядов в управляющие коды сумматора каждого ряда пирамиды, взятых попарно, соединены с входами табличных преобразователей знаковых разрядов в управляющие коды сумматора последующего ряда пирамиды.

На фиг,1 представлена схема устройства для случая умножения на одиннадцатиразрядный множитель; на фиг.2 показан пример выполнения блока формирования кратных множимого; на фиг.З то же, анализатора.

Устройство содержит регистр 1 множителя, регистр 2 множимого, блоки 3-6 формирования кратных множимого, сумматоры анализаторы 10-13 групп разрядов множителя, табличные преобразователи 14-16 знаковых разрядов в управляющие коды сумматоров. Сумматоры 7-9 образуют блок 17 сумми

рбвания, преобразователи образуют .блок 18 формирования управляющих сигналов блока суммирования. Выход регистра 2 соединен с информационными входами блоков 3-6 фоамирования кратных множимого, управляющие входы которых соединены с первыми выходами анализаторов 10-13 соответственно, а выходы блоков 3-6,

взятые попарно, соединены соответственно с входами сумматоров 7 и 8 первой ступени. Выходы сумматоров 7 и 8 соединены с информационными входами сумматора 9. Управляющие входы

сумматоров 7t8 и 9 соединены с первыми выходами преобразователей ti,l5 и 16 соответственно, причем входы преобразователей f и 15 соединены соответственно с парами вторых выходов анализаторов 10, 11и 12, 13, а входы преобразователя - с вторыми выходами преобразователей It и 15 соответственно.

Число групп разрядов множителя и соответственно анализаторов этих {групп и блоков формирования кратных множимого равно k(R+l)/3 ( с округлением до ближайшего большего целого) , где R - разрядность множителя. Разряды регистра множителя группируются по три. К каждой тройке применяется следующее правило преобразог, . вания: если старшая цифра в анализируемой тройке равна 1 из тройки вычитается 8, а если старшая цифра следующей справа тройки равна 1, то к анализируемой тройке прибавляет ся 1.

Возможны значения преобразованного множителя О, t1,t2, ±3.tt. Этим значениям соответствуют следующие режимы работы блоков формирования кратных множимого.

О - формирование нуля;

41 - формирование 1-кратного множимого;

2 - формирование 2-кратного множимого;

dr3 формирование 3 кратного множимого;

f - формирование 4-кратного множимого.

Соответствующие управляющие сигналы вырабатываются на первых выходах анализаторов, выходы каждого из которых соединены с выходами соответствующих троек разрядов множителя и старшего разряда следующей тройки. Для цифр -1, -2, -3 и на выходе требуемое кратное множимого получается с противоположным знаком. Знаковые разряды кратных формируются на вторых выходах анализаторов и учитываются при организации работы соответствующей ступени пирамиды сумматоров. Если на вхо сумматора поступают слагаемые с обо ими верными или обоими противополож ными знаками, то этот сумматор рабо тает в режиме сложения; если одно слагаемое имеет верный, а другое противоположный знак,.сумматор работает в режиме вычитания. Если в первом случае оба слагаемых имеют противоположный знак, или во втором случае большее слагаемое имеет противоположный знак, то на выходе сумматора результат также будет с противоположным знаком, что учитыва ется в следующей ступени табличных преобразователей.зна ковых разрядов в управляющие коды сумматоров. Блок формирования кратных множимого может быть реализован на упоавляемом арифметико-логическом устройстве АЛУ , на первый вход которого подается код множимого со сдвигом на один разряд влево (удвоенный), на второй вход - несдв нутый код множимого, а управляющий вход соединен с первым выходом анализатора соответствующей группы. Циф рам преобразованного множителя О, ±Г, 2, 3, ±t сопоставляют ся режимы работы АЛУ: (Армирование кода нуля, передача второго слагаемого, передача первого слагаемого, сложение, удвоение перзсго слагаемо го. Пример выполнения блока формирования кратных множимого (фиг.2. Этот блок содержит сумматор 19 гру пу элементов ИЛИ 20, группы элементов И 21-23, дешифратор , элементы ИЛИ 25 и 26, информационные входы 27 и 28, управляющий вход 29, вы ход 30. При работе блока дешифратор 2k преобразует поступающий на его вход управляющий код, вырабатываемы соответствующим анализатором, в управляющий сигнал соответствующей кратности множимого. Требуемое крат ное множимого получается на выходе 30 после прямого прохождения множим го или его удвоенного значения (с, входов 28, 27), или после их суммирования, или после суммирования удво 9 енного значения множимого с самим собой. Работа анализаторов 10-13 описывается в табл.1, работа преобразователей1 -16 в табл.2.. В последнем столбце табл.1 и 2 приведены значения выходных сигналов преобразователей для случая, KOI- да блоки 3-6 и сумматоры 7-9 реализуются на микросхемах типа А-55 ИП-3. При реализации на других элементах эти значения могут отличаться от выше приведенных. 8 остальном содержание таблиц не зависит от конкретной реализации. Схемы анализаторов и преобразователей могут быть реализованы либо многовыходными переключательными схемами, построенными в соответствии с табл.1 и 2, либо в виде каскадного соединения дешифратора и шифратора, пибо в виде постоянного ЗУ небольшой емкости. Реализация с помощью ПЗУ при современной технической базе наиболее экономична. Так каждый преобразователь первой ступени может быть выполнен на одной микросхеме ПЗУ средней степени интеграции, например, ИМС 155 PE-t. пример вь(полнения анализатора {фиг.З. Анализатор содержит дешифратор 31 выходы которого соеди нены с входами элементов ИЛИ 48-52 в соответствии с табл.1. При этом выходы элементов ИЛИ 8-51, соединенные с шинами 8-51 образуют первый выход анализатора, а выход элемента ИЛИ 52, соединенный с шиной 53 образует второй выход анализатора. Работу устройства рассматриваем на следующем примере. Пусть значение, записанное в регистре 1, разно ( с дополнительным фиктивным разрядом слева) 011,110.011,00l2 19t5 o . Ачализаторы 10-13 управляются разрядами соответственно первой, второй, тратьей и четвертой тройки и старшим разрядом следующей тройки (для последней тройки эта цифра равна нулю). В соотаетствии с изложенными выше правилами преобразования цифры преобразованного множителя равны +4,-2, +3 н +1. Анализатор 10 задает для блока 3 режим учетвереиия множимого, анализатор 11 для блока k - режим удвоения, анализатор 2 для блока 5 - режим утроения, анализатор 13 для блока 6 - режим прямой передами. На выходах блоков соот9ветственно с учетом весов разрядов множителя следующие- кратные множимого М: 2018М;2 8 - 128 М; Zi М; 1 М. Табличный преобразователь k задает для сумматора 7 режим вычитания, так как на, его второй вход поступает число с обратным знаком. Сумматор 8 работает в режиме сложения. На выходах сумматоров 7 и 8

Т а 6

лица 2 8 25М. Преобразователь 16 задает для сумматора 9..режим сложения. На его вмходе получается значение , то есть истинное значение произведения. Предлагаемое устройство в зависимости от разрядности сомножителей обеспечивает увеличение быстродействия по сравнению с известным уст ойством е 2-k раза. Т а б л и ts а 1 Формула изобретения Устройство для умножения двоичны чисел, содержащее регистр множимого регистр множителя, блок формирования кратных множимого, первый и второй анализаторы кодов групп разрядов множителя, входы которых соединены с выходами соответствующих групп разрядов множителя, а первые выходы подключены к управляюо им входам соответствующих блоков формирования кратных множимого, информ ционные входы которых соединены с выходами регистра множимого, а выходы подключены к соответствующим входам блока суммирования, отличающееся тем, что, с цель повышения быстродействия, устройств содержит допрлнительнр блок формирования управляющих кодов суммироп вания, (1-2) блоков формирования Jфaтныx множимого с третьего по k-й (k - числочраэрядов множителя),. 4k-2) анализаторов кодов групп разряд множителя с третьего по fl -й входы которых соединены с выходами соот-ветствующих групп разрядов регистра множителя, а первые выходы подключены к управляющим входам соответствую щих блоков формирования кратных мно)кимого, входы-которых подключены к выходамрегистра множимого, а выходы - к соответствующим входам блока суммирования, в состав которого входит пирамида сумматоров, информационные входы первого ряда которых

932А851 о

П юдслжение тйбл. 2 соединены со взятыми попарно входами блока суммирования, выходы взятых попарно сумматоров каждого ряда пирамиды соединены с информационными входа ми сумматора последующего ряда, выход сумматора последнего ряда пирамиды является выходом блока суммирования и выходом устройства, блок формирования управляющих кодов суммирования содержит пирамиду табличных преобразователей знаковых разрядов в управляющие коды сумматора, входы первого ряда которых соединены с вторыми выходами взятых попарно анализаторов кодов групп разрядов множителя, первые выходы табличнь«х преобразователей знаковых разрядов в управляющие коды сумматора соединены с управляющими входами соотаететвующих сумматоров соответствувяцего ряда пирамиды блока суммирования, эторые выходы табличных преобразователей знаковых разрядов в управлйщие коды сумматора каздого ряда пирамиды, взятых попарно,соединены с входам табличных преобразователей знаковых разрядов в управляющие коды сумматора последующего ряда пирамиды. Источники информации, принятые во внимание при экспертизе 1.Карцев М.А. Арифметика цифровых машин. М., Наука, 1969,. с. SB-tSb. 2.Патент США W , кл. 235-t59. опублик. 1975. 3.Авторское свидетельство СССР по заявке 2628106/18-2, .кл. S 06 F 7X52, 197В (прототип).

g

м И

4

ге. -.

Фиг 2