Многоканальное устройство для контроля резервированного регистра сдвига Советский патент 1982 года по МПК G11C29/00 

(54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ КОНТРОЛЯ РЕЗЕРВИРОВАННОГО РЕГИСТРА СДВИГА

1

Изобретение относится к запоминающим устройствам.

Известно многоканальное устройство для контроля резервированного регистра сдвига, содержащее элементы схемы контроля, элементы И-НЕ, мажоритарный элемент, предназначенное для построения.надежных систем, сохраняющих свою работоспособность при неисправностях или сбоях в одном или двух каналах системы 1.

Недостатком этого устройства являются низкие быстродействие и надежность.

Наиболее близким к предложенному по техническому рещению является многоканальное устройство для контроля резервированного регистра сдвига, содержащее блок свертки, блок четности, имеющий связи с блоком свертки и блоком управления, триггер, соединенный с блоком управления и блоком сравнения, подключенным к блоку свертки, и элементы задержки 2.

Недостатком этого устройства является невысокая надежность его при контроле резервированных регистров сдвига, так как Б этом случае результат контроля выдается блоком сравнения с задержкой уже после

сдвига информации в регистре и выдачи во внещнее устройство.

Цель изобретения - повыщение надежности устройства.

Поставленная цель достигается тем, что

в многоканальное устройство для контроля резервированного регистра сдвига, содержащее блок свертки по модулю два, входы которого являются информационными входами первого канала устройства, первый

10 триггер, первый и второй входы которого являются соответственно первым тактовым и управляющим входами устройства, и схему сравнения, входы которой подключены соответственно к выходам блока свертки по модулю два и первого триггера, введены второй

и третий триггеры, сумматоры по модулю два, мажоритарные элементы, дещифратор, преобразователь кода, элементы И, элемент НЕ и переключатель, причем первые входы первого и второго элементов И соединены

20 с первым входом первого триггера, второй вход первого элемента И подключен к второму входу первого триггера и входу элемента НЕ, выход которого соединен с вторым входом второго элемента И, выход первого

элемента И подключен к первому входу первого сумматора по модулю два и единичному входу второго триггера, выходы которого соединены соответственно с первыми входами третьего и четвертого элементов И, вторые входы которых подключены к нулевым входам второго и третьего триггеров и являются вторым тактовым входом устройства, единичный вход и выход третьего триггера соединены соответственно с выходом схемы сравнения и первым входом дешифратора, первый вход второго сумматора по модулю два подключен к выходу второго элемента И, вторые входы сумматоров по модулю два соединены соответственно с выходами четвертого и третьего элементов И, первые входы первого и второго мажоритарных элементов подключены соответственно к первому и второму входам переключателя и являются информационными входами второго канала устройства, вторые входы мажоритарных элементов соединены соответственно с третьим и четвертым входами переключателя и являются информационными входами третьего канала устройства, третьи входы мажоритарных элементов подключены соответственно к выходам сумматоров по модулю два и пятому и шестому входам переключателя, а выходы - к седьмому и восьмому входам переключателя, девятый и десятый входы и выходы которого соединены соответственно с выходами дешифратора и входами преобразователя кода, выход которого является выходом устройства, выходы сумматоров по модулю два и третьего триггера являются выходами первого канала, а второй и третий входы дешифратора - соответственно контрольными входами второго и третьего каналов устройства.

На чертеже представлена функциональная схема предложенного устройства.

На чертеже обозначен контролируемый резервированный регистр 1 сдвига.

Устройство содержит блок 2 свертки по модулю два, первый триггер 3, первый 4 и второй 5 элементы И, второй триггер 6, элемент НЕ 7, третий 8 и четвертый 9 элементы И, первый 10 и второй 11 сумматоры по модулю два, преобразователь 12 кода, первый 13 и второй 14 мажоритарные элементы, схему 15 сравнения, третий триггер 16, дешифратор 17 и переключатель 18. На чертеже обозначены информационные входы 19 первого канала устройства, первый 20 и второй 21 тактовые входы, информационные входы 22 и 23 второго канала, информационные входы 24 и 25 третьего канала, выходы 26 и 27 первого канала, контрольный вход 28 второго канала, контрольный вход 29 третьего канала, контрольный выход 30 первого канала, выход 31 устройства и управляюш.ий вход 32 устройства.

Устройство работает следуюш,ии образом.

В зависимости от значения информации на выходе контролируемого регистра 1,

поступаюшей на вход 32 устройства, на выходе одного из элементов И 4 или 5 формируется импульс, стробируемый тактовым импульсом, поступаюш,им по входу 20. Если бит информации на входе 32 единичный,

то на выходе элемента И 4 формируется импульс, который устанавливает триггер 6 в единичное состояние и поступает на вход сумматора 10. Одновременно этим тактовым импульсом стробируется занесение информации в триггер 3, который работает в режиме подсчета единичных битов выдаваемой информации. При нулевом состоянии на входе 32 формируется импульс на выходе элемента И -5, который поступает на сумматор .11.

5 По заднему фронту тактового импульса на входе 20 происходит сдвиг информации в регистре 1, на выходе регистра 1 при этом формируется следующий бит выдаваемой информации, а на выходе блока 2 формиРУ тся признак этой информации.

Тактовым импульсом на входе 21 формируется импульс конечной фазы, который в зависимости от состояния триггера 6 вырабатывается либо на выходе элемента И 8,

5 либо на выходе элемента И 9. По заднему фронту этого тактового импульса триггер 6 обнуляется. Одновременно этот тактовый импульс стробирует в триггере 16 результат сравнения на выходе схемы 15, где происходит сравнение состояния триггера 3 и

0 признака информации на выходе блока 2. В момент формирования импульса конечной фазы текущего бита информации осуществляется контроль достоверности последующего бита информации. В случае несовпадения, информации на выходах триггера 3 и блока 2 фиксируется отказ-в триггере 16, с выхода которого поступает импульс на дешифратор 17. При фиксации отказа одного канала регистра 1 управляющие импульсы на перестройку структуры

0 дещифратором 17 не вырабатываются, и информация с сумматоров 10 и 11 поступает на переключатель 18 через мажоритарные элементы 13 и 14 по принципу два из трех. При наличии отказов в двух каналах регистра 1 дешифратором 17 вырабатываются

импульсы, управляющие переключателем 18 по следующему алгоритму: отказ в каналах первом и третьем - выбирается информация второго канала по входам 22 и 23; первом и втором - выбирается информация третьего канала по входам 24 и 25; втором и третьем - выбирается информация первого канала.

Следовательно, информация, выдаваемая во всех трех каналах с переключателя 18 на вход преобразователя кода 12, всегда

55 будет достоверной. Преобразователь 12 преобразует двоичную информацию, поступающую в устройство из регистра 1, в бифазный код, что позволяет улучшить помехозащищенность линий связи, а также сократить число последних за счет возможностивыделения синхроимпульсов из самой информации.

Кроме того, устройство обеспечивает совмещение во времени процесса контроля информации с процессом ее преобразования. Достигается это тем, что импульс начальной фазы бифазного кода формируется в зависимости от бита выдаваемой информации, а импульс конечной фазы формируется безусловно. Цикл формирования импульса конечной- фазы текущего бита информации используется для контроля последующих битов информации и адаптации структуры резервированного регистра 1 в случае возникновения отказов. Таким образом, снижения быстродействия регистра 1 за счет контроля при помощи предложенного устройства не происходит.

Технико-экономическое преимущество предложенного устройства заключается в более высоких, по сравнению с прототипом, надежности и быстродействии.

Формула изобретения

Многоканальное устройство для контроля резервированного регистра сдвига, содержащее блок свертки по модулю два, входы которого являются информационными входами первого канала устройства, первый триггер, первый и второй входы которого являются соответственно первым тактовым и управляющим входами устройства, и схему сравнения, входы которой подключены соответственно к выходам блока свертки по модулю два и первого триггера, отличающееся тем, что, с целью повыщения надежности устройства, оно содержит второй и третий триггеры, сумматоры по модулю два, мажоритарные элементы, дещифратор, преобразователь кода, элементы И, элемент НЕ и переключатель, причем первые входы первого и второго элементов И соединены с первым входом первого триггера, второй вход первого элемента И подключен к вто-.

рому входу первого триггера и входу элемента НЕ, выход которого соединен с вторым входом второго элемента И, выход первого элемента И. подключен к первому входу первого сумматора по модулю два и единичному

входу второго триггера, выходы которого соединены соответственно с первыми входами третьего и четвертого элементов И, вторые входы которых подключены к нулевым входам второго и третьего триггеров и являются вторым тактовым входом устройства,

0 единичный вход и выход третьего триггера соединены соответственно с выходом схемы сравнения и первым входом дещифратора, первый вход второго сумматора по модулю два подключен к выходу второго элемента

5 И, вторые входы сумматоров по модулю два соединены соответственно с выходами четвертого и третьего элементов И, первые входы первого и второго мажоритарных элементов подключены соответственно к первому и второму входам переключателя и яв ляются информационными входами второго канала устройства, вторые входы мажоритарных элементов соединены соответственно с третьим и четвертым входами переключателя и являются информационными входами

третьего канала устройства, третьи входы мажоритарных элементов подключены соответственно к выходам сумматоров по модулю два и пятому и шестому входам переключателя, а выходы - к седьмому и восьмому входам переключателя, девятый и десятый

0 входы и выходы которого соединены соответственно с выходами дещифратора и входами преобразователя кода, выход которого является выходом устройства, выходы сумматоров по модулю два и третьего триггера являются выходами первого канала, а второй и третий входы дещифратора - соответственно контрольными входами второго и третьего каналов устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 526822, кл. G 06 F 11/00, 1977.

2. Авторское свидетельство СССР № 529489, кл. G 11 С 29/00, 1976 (прототип).