Устройство для вывода произвольно изменяющейся функции Советский патент 1982 года по МПК G06F5/04 

Изобретение относится к автоматике и вычислительнойтехнике, может использоваться в комплексах для автоматических испытаний машиностроительных конструкций и предназначено для формирования любой, периодической функции, в том числе синусоидальной, прямоугольной, треугольной, трапецеидальной и других.

Известно устройство, содержащее генератор тактовых импульсов, адресный счетчик, ЗУ и цифро-аналоговый преобразователь l .

Недостатком указанного устройства является ограниченность области применения, заключающаяся в невозможности изменения вида генерируемой функции, а также ее параметров, например, частоты, фазы и амплитуды.

Наиболее близким техническим решением к предлагаемому является устройство, содержащее генератор, нестраиваемый делитель, адресный счетчик, ПЗУ, цифро-аналоговый преобразователь и схему изменения амплитуды 2 .

Недостатки известного устройства невозможность изменения вида генерируемой функции и отсутствие режимов (Выхода на заданную фазу и возвращения в исходное состояние, необходимых

для безударной работы испытательных :стендов/ режима разового выполнения , цикла, а также отсутствие управления от вычислительного комплекса.

Цель изобретения - расширение области применения устройства путем изменения вида и фазы генерируемой функции.

Поставленная цель достигается тем,

10 что в устройство, содержащее генератор тактовых импульсов, выход которого соединен с первым входом делителя частоты, второй бход которого соединен с первым входом первого счетчи15ка, выход которого соединен с первым входом блока памяти и цифро-аналоговый преобразователь, введены блок формирования команд, второй и третий счетчики и блок адресной выборки,

20 первый выход которого соединен с вторым входом делителя частоты, первыми входами .первого и второго счетчиков и блока формирования команд, второй, третий и-четвертый входы которого

25 соединены соответственно с вторым, третьим и четвертым выходами блока адресной выборки, пятый выход которого соединен с пятым входом блока формирования команд, третьим входом де30лителя частоты,вторыми входами пер- . вого и второго счетчиков и первым входом третьего счетчика, третий и четвертый входы второго счетчика соединены соответственно с первым и вторым выходами блока формирования команд, выход которого соединен с вторым входом третьего счетчика, первый выход которого соединен с входом цифро-аналогового преобразователя, выход которого является одни выходом устройства, второй и третий выходы третьего .счетчика соединены соответственно с шестым и седьмым входами блока формирования команд, четвертый и пятый выходы которого соединены с четвертым и пятым входами делителя частоты, первый выход которого соединен с восьмым.входом, блока формирования команд, а второйс одним входом блока адресной выборки и девятым входом блока формированйя команд, шестой и седьмой выходы которого соединены соответственно с третьим и- четвертым входами третьего счетчика, пятый вход которого соединен с выходом блока памяти, а шестой вход - с BOCbMtJM выходом блока форми рования команд и третьим входом первого счетчика, четвертый вход которо го соединен с шестым выходом блока адресной выборки, седьмой выход которого соединен с пятым входом вто рого счетчика и вторым входом блока памяти, третий вход которого соедине с первым выходом второго счетчика, второй и третий выходы которого соединены соответственно с десятым и одиннадцатым входами блока формирова ния команд/ шестой вход делителя час тоты соединен с восвмым выходом блока адресной вцборки, другие входы и выходы которого являются соответству ющими входами и выходами устройства Блок адресной выборки содерясит первую и вторую группы элементов И, дешифратор, первый, второй и третий формирователи сигналов, первый , BTOрой, третий, четвертый и пятый элементы И, первый и второй триггеры, первые входы элементов И первой груп пы соединены с соответствуквдими выходами дешифратора, а вторые входы с первым выходом первого формировате ля сигналов, первые входы элементов второй группы соединены с соответствующими выходами дешифратора, а вто рые входы - с вторым выходом первого формирователя сигналов, выход первого элемента И первой группы со динен с восьмым выходом блока и пер вым входом первого элемента И, второй вход которого соединен с выходо второго элемента И первой группы и вторым выходом блока, выход третьег элемента И первой группы соединен с третьим входом первого элемента И и первым входом первого триггера, в ход четвертого элемента И первой группы соединен с четвертым входом первого элемента И и первым входом второго триггера, выход пятого элемента И первой группы соединен с пятым входом первого элемента И и шестым выходом блока, выход -шестого элемента И первой группы соединен с шестым входом первого элемента И и седьмым выходом блока,выходы первого и второго элемента И второй группы соединены соответственно с седьмым и восьмым входами первого элемента И и третьим и четвертым выходами блока, выход первого элемента И через второй элемент И соединен спервым входом третьего элемента И, второй вход которого соединен с выходом третьего элемента И вгорой группы и вторым входом первого триггера, второй вход второго триггера соединен с одним входом блока, третьи входы первого и второго триггеров соединены с третьим выходом первого формирователя сигналов и пятым выходом блока, входы первого,вторэго и третьего формирователей сигналов соединены с соответствующими другими выходами блока, выход второго формирователя сигналов соединен с первым выходом блока, выход третьего формирователя сигналов соединены с соответствующими входами дешифратора, выход третьего элемента И соединен с входом четвертого элемента И, выходы первого и второго триггеров соединены с соответствующими входами пятого элемента И, выхЪды четвертого и пятого элементов и соединены с соответствующими другими выходами блока. Блок формирования команд содержит третий, четвертый и пятый триггеры, шестой, седьмой, восьмой, девятый, десятшй, одиннадцатый, двенадцатый, тринадцатый, четырнадцать1й, пятнадцатый, шестнадцатый, семнадцатый, восемнадцатый, девятнадцатый,двадцатый, двадцать первый, двадцать второй, двадцать третий,двадцать четвертый, двадцать пятый, двадцать шестой элементы И и регистр, одни входы которого соединены с первым входом блока, а другой вход - с вторым входом блока, пятый вход которого соединен с первым входом шестого элемента И, третьим входом регистра, первыми входами третьего и четвертого триггеров,выход третьего триггера соединен с первым входом седьмого элемента И, второй, третий и четвертый входы которого соединены с соответствующими первым, вторым и третьим выходами регистра, четвертый выход которого соединен с первыми входами восьмого и девятого элементов И, а пятый выход .соединен с первыми входами десятого и одиннадцатого элементов И и вторым входом восьмого элемента И, выход которого соединен со входом двенадцатое

го элемента И, втор;лм входом шестого элемента И и -первым входом пятого триггера, второй вход которого соединен с выходом шестого элемента И, третий и четвертый входы которого соответственно соединены с десятым, и шестым входами блока, девятый вход которого соединен с первым входом тринадцатого элемента-И, второй вход которого соединен с выходом седьмого элемента И, а выход соединен со вто- tO рыми входами третьего и четвертого триггеров, выходы четвертого триггера соединены соответственно с четвертым и пятым выходами блока, а третий входс третьим входом блока, четвертый 15 вход которого соединен с третьим входом третьего триггера, а восьмой вход - с вторыми входами девятого и десятого элементов И и первым входом . четырнадцатого элемента И, второй 20 вход которого соединен с выходом двенадцатого элемента И, а выход - с восьмым- выходом блока, первый выход которого соединен с выходом пятнадцатого элемента И, первый вход кото- 25 рого соединен с одиннадцатым входом блока, входом шестнадцатого элемента И и первым входом семнадцатого элемента И, выход которого соединен с первым входом восемнадцатого элемен- Q та И, второй вход которого соединен с выходом двенадцатого элемента И, первый вход которого соединен с первым входом двадцатого элемента И и выходом двадцать первого элемента И, вход которого соединен с выходом десятого элемента И, третий вход которого соединен с выходом пятого триггера и-третьим входом девятого элемента И, выход которого соединен с вторым входом пятнадцатого элемента 40 И, первым входом двадцать второго элемента И и входом двадцать третьего элемента И, выход которого соединен со вторым входом семнадцатого элемента И и первым входом 45 двадцать четвертого элемента И, второй вход которого соединен с вы- , ходом шестнадцатого элемента И и вторыми входами двадцать второго и одиннадцатого элементов И, выхо- yf ды которых соответственно соединены с вторым и седьмым выходгичи блока, третий выход которого соединен с выходом восемнадцатого элемента И, а шестой выход соединен с третьим.вхо- сг дом одиннадцатого элемента И и выходом двадцать пятого элемента И, первый вход которого соединен с выходом двадцать четвертого элемента И, а второй вход - с выходом двадцатого элемента И, второй вход которого соединен с седьмым входом блока и входом двадцать шестого элемента И, выход которого соединен с вторым входом девятнадцатого элемента И.

На фиг.1 представлена структурная 65

схема предлагаемого устройства дпя вывода произвольно изменяющейся функции; на фиг.2 - временная диаграмма работы устройства; на фиг.3-5 и 6 варианты технической реализации соответственно блока адресной выборки,, блока формирования команд, второго и третьего счетчиков.

Устройство для вывода произвольно изменяющейся функции (фиг.1) содер.жит блок 1 (блок адресной выборки, рбеспечивающий управление от вычиЬлительного комплекса и осуществляющий адресную выборку данного устройства, ввод исходной информации о значении начальной фазы, частоты, дискретных значений реализуемой функции, выработку упра.вляющих сигналов по обмену информацией с вычислительным комплексом) ; блок 2 (генератор тактовых импульсов); блок 3 (настраиваемый делитель частоты, обеспечивагаций изменение частоты генерируемой функции); блок 4 (блок формирования команд для занесения в блок памяти дискретных значений реализуемой функции, выхода на заданную фазу, многократного генерирования заданной функции, возврата в исходное состояние и генерирования одиночного цикла); блок 5 (первый адресный счетчик, необходимый для задания адреса ячейки памяти при вводе дискретных значений реализуемой функции и задания начальной фазы генерируемой функции); блок 6 (второй счетчик информсщии, предназначенный для . ввода дискретных значений реализуемой функции в блок памяти); блок 7 (третий счетчик, предназначенный для запоминания и вывода дискретных значений генерируемой функции, считываемых из блочка памяти) ; блок 8 (блок памяти, предназначенный для хранения дискретных значений реализуемой функции) ; блок 9 (цифро-аналоговый преобразователь, преобразующий цифровой код в унифицированный сигнал напряжения постоянного тока); входы 10-14 устройства; выходы 15-17 устройства.

Блок 1 адресной выборки (фиг.З) содержит первый формирователь 18 сигналов, второй формирователь 19 сигналов, третий формирователь 20 сигналов, дешифратор 21, элементы И 22-27 первой группы,, элементы И 28-30 второй группы, первый элемент 31 И,Первый триггер 32, второй триггер. 33, второй элемент 34 и, третий элемент 35 И, четвертый элемент 36 И, пятый элемент 37 И.

Блок 4 формирования команд (фиг. 4) содержит регистр 38, третий триггер 39, четвертый триггер 40,, пятый триггер 41, шестой элемент 42 И, седьмой -элемент 43 И, восьмой элемент 44 И, девятый элемент 45 И, десятый элемент 46 И, одиннадцатый элемент 47 И, двенадцатый элемент 48 И, трИЕ1адцатый элемент 49 И, четырнадцатый элемент 50 И, пятнадцатый элемент 51 И, шест надцатый элемент 52 И, семнадцатый элемент 53 И, восемнадцатый элемент 54 И, девятнадцатый элемент 55 И, двадцатый элемент 56 И, двадцать пер вый элемент 57 И, двадцать второй элемент 58 И, двадцать третий элемен 59 И, двадцать четвертый элемент-60 двадцать пятый элемент 61 И, двадцат шестой элемент 62 И. Второй счетчкк 6 (фиг.5) состоит из элементов 63 и 64 И, триггера 65, счетчиков 66 и 67, формирователя 68 сигналов и элемента 69 И. Третий счетчик 7 (фиг,6) состоит из элемента 70 задержки, элементов 71-73 И, триггера 74, счетчиков 75 и 76 и элементов 77 и 78 И. Устройство работает следующим образо.. В начале работы сигнал установ- , ки в исходное состояние (УСТ), поступая в блок 1 с Ьхода .14 устройства, устанавливает егов исходное сое тояние. . С соответствующего выхода блока 1 сигнал установки поступает на блоки 3-7, При этом в блоке 3 осуществляется установка в нулевое состояние регист ра хранения коэффициента деления, В блоке 4 производится установка в нулевое состояние регистра информа ции и обеспечивается блокировка прохождения тактовойчастоты. В блоке 5 сигнал установки устанавливает адрес ный счетчик в нулевое состояние. В блоке 6 сигнал установки приводит в нулевое ростояние счетчик информации; а в блоке 7 приводит выкод ной счетчик в состояние, соответству ющее нулевому.значению реализуе юй функции. Перед режимом генерирования зада ной функции осуществляется подгото.витальный режим занесения в блок па мяти дискретных значений реализуемо функции. в указанном режиме через, адресны входы 11 устройства сигналы .АДР, со ответствуюгцие адресу А4, соответствующие адресу А4, поступают на вход блока 1. После чего через информационные входы 10 устройства информационные сигналы ИНФ, соответствующие-фазе реализуемой функции (адресу ячейки памяти, в которую записывается дискретное значение.реализуемой функци поступают на вход блока 1, где усиливаются и с первой группы информаЦионных выходов блока 1 выдаются на гоуппу информационных входов блоков Згб.. На вход 12 устройства подается управляквдий сигнал ВД4; проходящий в блок 1. Этот сигнал совместно с адресным сигналом А 4 формирует в блоке 1 командный сигнал А4 Л ВД4, поступающий с шестого выхода блока 1 на четвертый вход блока 5. Этот сигнал проходит на управляющий вход адресного счетчика, обеспечивая занесение в него информации. По сигналу А4 Л ВД4 в блоке 1 формируется. сигнал асинхронного ответа ОГВ, поступающий на выход 15 устройства; После выдачи указанного сигнала происходит последовательное снятие управляющего сигнала ВД4, информациоНных ИНФ и адресных АДР сигналов. Сигналы с группы адресных выходов адресного счетчика блока 5 поступают на группу адресных входов блока 8. После этого осуществляется занесение дискретных значений реализуемой функции. При этом через адресные входы 11 устройства на блок 1 подаются сигналы, соответствующие адресу. А 5. После чего через информационные входы 10 устройства информационные сигналы ИНФ, соответствующие дискретному значению реализуемой функции, поступают на вход блока 1, где усиливаются и с группы информационных выходов блока 1 выдаются на группу информационных входов блоков 3-6. На вход 12 устройства подается управляющий сигнал ВД4, который проходит в блок 1. Этот сигнал совместно с сигналом А5 форг«1рует в блоке 1 командный сигнал А5ЛВД4, поступающий с седьмого выхода блока 1 на пятый вход блока 6 и второй вход блока 8. Этот сигнал проходит на управляющий вход второго счетчика информации, обеспечивая занесение дискретного значения реализуемой функции в счетчик информации. Сигналы с. первой группы информационных выходов блока 6 поступают на третью группу информационных входов блока 8. По сигналу А5Л ВД4, поступающему с седьмого выхода блока 1 на второй вход блока 8,. в последнем с задержкой t формируется сигнал, осуществляющий, запись дискретного значения реализуемой функции в соответствующую ячейку памяти блока 8 памяти. Кроме того, по сигналу А5Л ВД4 в блоке 1 формируется сигнал асинхронного ответа ОТВ,- поступающий на выход 15 устройства. После выдачи указанного сигнала происходит последовательное снятие управляющего сигнала ВД4, информационных ИНФ и адресных АДР сигналов. Аналогично описанному с изменением адресов ячеек памяти блока--8 от О до 255 происходит запись всех дисг кретных значений .генерируемой функции. В режиме ввлхода на заданную фазу осуществляется занесение заданной начальной фазы и дискретного значения функции, соответствующего ей. Кроме ТОГО, происходит ввод константы, эадакяцей частоту, с которой осуществляется, выход на заданную фазу, и константы, определяющей режим работы. Выход на заданную фазу осуществляется по линейному закону. Начальная фаза и дискретное значение реализуемой функции, соответствующее этой начальной фазе, заносятся аналогично описанному в предыдущем режиме в блоки 5 и 6 соответственно С второго выхода блока 6 сигнал, соответствующий знаку дискретного .значения реализуемой функции, поступает на десятый вход блока 4. После этого через адресные входы 11 устройства на вход блока 1 поступают сигналы АДР, соответствующие адресу АО. Через информационные входы 10 устройства информационные сигналы ИН соответствующие первому слову константы, задающему частоту, поступают на вход блока 1, где усиливаются и с группы информационных выходов блока 1 выдаются на группы информационных входов блока 3-6. В блоке 3 они поступают на информационные входы регистра информации. Управляющий сигнал ВД4, проходящий через вход 12 устройства в блок, совместно с сигналом АО формируют ко мандный сигнал АОАВД4, поступакадий с восьмого выхода блока 1 на шестой вход блока 3. По этому сигналу проис ходит запись первого слова константы в регистр информации блока 3. По сигналу АО А ВД4 в блоке 1 формируетс сигнсШ асинхронного ответа, поступаю щий на. выход 15 устройства. После выдачи указанного сигнала происходит последовательное снятие управляющего сигнала ВД4, информационных ИНФ и адресныхАДР сигналов. Затем через адресные входы 11 уст ройства сигналы АДР, соответствующие адресу Al, поступают на вход блока Через информационные входы 10 устрой ства информационные сигналы ИНФ, сортветствуклцие второму слову констан ты, определяющему режим работы устройства, поступают на. вход блока 1, где усиливаются и с группы информационных выходов блока 1 выдаются на группы информационных входов блоков 3-6. С входа 12 устройства управляющий сигнал В Д4 проходит в блок 1 и сов местно с сигналом А1 формирует в бло ке 1 командный сигнал А1Л ВД4, посту пающий через второй выход блока 1 на второй вход блока 4. Этот сигнал поступает в блоке 4 на управляющий вхо регистра информации, обеспечивая запись второго слова константы в per гистр информации и подготовляя блок 4 к режиму выхода на заданную фазу. По этому же сигналу А1АВД 4 в блоке 1 формируется сигнал асинхронного ответа ОТВ, после выдачи которого происходит последовательное снятие управляющего, информационных и адресных сигналов. Затем происходит формирование сигнала Пуск. Через адресные входы 11 устройства на вход блока 1 поступают сигнсшы АДР, соответствующие адресу АО. Управляющий сигнал ПРМ (прием)-, проходящий через вход 13 устройства в блок 1, совместно с сигналом АО формирует в блоке 1 командный сигнал АО Л ПРМ, поступающий с третьего выхода блока 1 на третий вход блока 4. В блоке 4 формируется сигнал , выдаваемый с пятого выхода блока 4 на пятый (ВХОД блока 3, обеспечивая съем блокировки прохождения частоты. По сигналу АО ПРМ в блоке 1 формируется сигнал асинхронного ответа,.поступающий на выхрд 15 устройства. После выдачи указанного сигнала происходит последовательное снятие управляющего сигнала ВД4, информационных ИНФ и адресных АДР сигналов. Тактовые сигналы с выхода блока 2 поступают на первый вход блока 3. В блоке 3 осуществляется деление частоты на коэффициент деления, определяемый первым словом константы, которое записано в регистре хранения коэффицирнта деления. Полученная частота с первого выхода блока 3 поступает на восьмой вход блока 4. В режиме выхода на заданную фазу частота, проходя блок 4, поступает в зависимости от записанного в блок 6 знака дискретного значения реализуемой функции, либо на первый и третий выходы, либо на второй и щестой выходы блока 4. Так, если записанное дискретное :значение - число положительное, то частота поступает с второго выхода блока 4 на счетный вход сложения счетчика информации (третий вход блока 6) и с шестого выхода блока 4 - на счетный вход вычитания выходного счетчика блока 7 (третий вход блока 7). Если записанное дискретное значениечисло отрицательное, то частота поступает с первого выхода блока 4 на счетный вход вычитания счетчика информации (вход блока 6) и стретьего выхода блока 4 на счетный вход сложения выходного счетчика (второй вход блока 7). Кроме того, если записанное дискретное значение - число положительное, то на седьмом выходе блока 4 формируется сигнал, поступающий через четвертый вход блока 7 на триггер знакового разряда счетчика информации и изменяющий его состояние, соответствующее нулевому значению реализуемой функции, на состояние, соотвстствующее положительному значению реализуемой функции.

При достижении счетчиком информации нулевого значения генерируемой функции на третьем выходе блока € формируется сигнал, поступающий на одиннадцатый вход блока 4. Этот сигнал запрещает в блоке 4 прохождение частоты в блоки 6 и 7. При этом на первой группе ийформационных выходов выходного счетчика блока 7 фиксируется дискретное значение реализуемой функции, соответствующее начальной фазе. Указанное значение существует до конца развертки цикла (периода) частоты. По окончании цикла в блоке 3 формируется сигнал, который поступает с второго выхода блока 3 на девятый вход блока 4 и первый вход блока 1. По этому сигналу в блоке 4 формируется сигнал, поступакяций с четвертого выхода блока 4 на четвертый вход блока 3 и обеспечивающий блокировку прохождения частоты в блоке 3. Кроме того, с пятого выхода блока 4 на пятый вход блока 3 поступает сигнал, устанавливающий делитель частот в нулевое состояние. В блоке 1 по сигналу, соответствующему концу цикла, формируется сигнал запроса прерывания ЗПР, поступающий на выход 16 устройства. По этому сигналу на адресные входы 11 устройства поступают сигналы АДР, соответствующие ещресу A3, а на вход 12 устройства - управляющий сигнал ВД4. Эти два сигнала в блоке 1 формируют сигнал АЗАВД4, осуществляющий снятие.сигнала запроса прерывания.

В режиме многократного генерирования сигналов осуществляется зане сение первого слова константы, згща1сядего частоту генерирования, в блок 3 и второго слова константы, определяющего режим работы, в блок 4. Занесение первого и второго слов константы производится ансшогично описанному в режиме выхода на заданную фа.зу. При этом блок 4 настроен на выполнение режима многократного генерирования.

. Затем, аналогично описанному в режиме выхода на заданную фазу, происходит формирование сигнала Пуск. По этому сигналу на четвертом выходе блока 4 появляется СИГНЕШ , поступающий на четвертый вход блока 3, обеспечивая съем блокировки прохождения частоты через блок 3. Заданная частота с первого выхода блока 3 поступает на восьмой вход блока 4. В режиме мнгократного генерирования частота,проходя блок 4, поступает с восьмого выхода блока 4 на счетный вход 3 блока 5, добавляя в него единицу, и на управляющий вход (шестой вход) блока 7, разрегаая запись в счетчик выходно.й информации, считываемой из блока пап

мяти и поступающей с выхода блока 8 на пятую группу информационных входов блока 7. С первой группы информационных выходов блока7 информация поступает на вход блока 9, где происходит преобразование цифрового ко|Да в аналоговый сигнал. Полученный аналоговый сигнал с выхода блока 9 поступает на выход 17 устройства.

Таким образом, с учетом начальной фазы обеспечивается последовательная вычитка информации из блока 8 с многократным повторением циклов. Количество циклов считается в управляющем комплексе по количеству поступивших в него запросов прерывания,

.вырабатываемьк в блоке 1 по сигналу окончания цикла аналогично описанному в режиме выхода на заданную фазу.

После отработки заданного количества циклов выдается команда Оста нов. При этом через адресные входы 11 устройства сигналы АДР, соответст.вующие адресу А1, поступают на вход блока 1. Со входа 13 устройства управляющий сигнал ПРМ проходит в блок 1 и совместнЪ с сигналом А1 формируют в блойе 1 командный сигнал А1Л ПР поступак)щий через четвертый выход блока 1 на четвертый вход блока 4. По этому сигналу и сигналу об окончании цикла, поступающему со второго выхода блока 3 на девятый вход блока 4, в блоке,4 формируется сигнал, выдаваемый с четвертого выхода блока 4 на четвертый вход блока 3, обеспечивая блокировку прохождения частоты в блоке 3.

На первой группе информационных выходов выходного счетчика блока 7 0 при этом фиксируется дискретное значение генерируемой функции, соответствующее начальной фазе. С второго выхода блока 7 на седьмой вход блока 4 поступает сигнал, соответствующий знаку дискретного значения генерируемой функции.

По сигналу А1ЛПРМ в блоке 1 формируется сигнал асинхронного ответа, поступагадий на выход 15 устройства. Q После выдачи указанного сигнала происходит последовательное снятие управлякицего сигнала ПРМ и адресных сигналов АДР.

В режиме возврата в исходное состояние осуществляется занесение первого слова константы, определяющего скорость возврата в исходное состояние, в блок 3 и второго слова коне- танты, определяющего режим работы устройства, в блок 4 аналогично описанному в режиме выхода на заданную фазу. При этом блок 4 настроен на выполнение режима возврата в исходное состояние.

Затем, аналогично описанному в ре 5 жиме выхода на заданную фазу, происходит формирование сигнала Пуск. По этому сигналу на четвертом BEJXOде блoka 4 появляется сигнал, посту пающий на четвертый вход блока 3, обеспечивая съем блокировки прохожде ния частоты через блок 3-. Заданная частота с первого выхода блока 3 поступает на восьмой вход блока 4. Про ходя блок 4, частота, в зависимости от сигнала на седьмом входе блока 4 соответствующего знаку дискретного значения генерируемой функции, посту пает на один из выходов третий или шестой блока 4. Так, если записанное в блоке 7 ди кретное значение - число положитель,ное, то частота поступает с третьего выхода блока 4 на счетный вход сложе ния счетчика выходного (второй вход блока 7). Если записанное дискретное значение - число отрицательное, то частота поступает с шестого выхода блока 4 на счетный вход вычитания выходного счетчика (третий вход блока 7). При достижении выходным счетчиком нулевого значения генерируемой функции на третьем выходе блока 7 формируется сигнал, поступающий- на седьмой вход блока 4. Этот сигнал за прещает в блоке 4 прохождение частоты в блок 7. При этом на -группе информационньк выходов выходного счетчика блока 7 фиксируется нулевое зна чение генерируемой функции. По сигналу окончания цикла, поступающему с второго выхода блока 3 на девятый вход блока 4 и первый-вход блока 1/ в блоке 4 формируется сигнал, поступающий с четвертого выхода блока 4 на четвертый вход блока 3, обе печивающий блокировку прохождеНия частоты в блоке 3. В блоке 1 по сигналу окончания цикла формируется сигнал запроса прерывания, поступа.клций на выход 16 устройства. Затем осуществляется снятие сигнала запроса прерывания аналогично описанному в режиме выхода на заданную фазу. В режиме одиночного цикла генерирования осуществляется занесение первого слова константы, определяющего частоту отработки одиночного цикла, в блок 3 и второго слова константы, определяющего режим работы устройства, в блок 4 аналогично описанному в режиме выхода на заданную фазу. При этом блок 4 настроен на вы полнение режима одиночного цикла. Затем происходит формирование сиг нала Пуск, по которому на четвертом выходе блока 4 появляется сигнал поступающий на четвертый вход блока 3, обеспечивая съем блокировки прохождения частоты через блок 3. Прохо дя блок 4, частота поступает с восьмого выхода блока 4 на счетный вход i(третий вход) .блока 5 и на управляющий вход (шестой вход) блока 7, обеспечивая генерирование сигнала аналогично описанному в режиме многократного генерирования. По сигналу окончания цикла, поступающему с второго выхода блока 3 на девятый вход блока 4 и первый вход блока 1, в блоке 4 формируется сигнал, поступающий с четвертого выхода блока 4 на четвертый вход блока 3, обеспечивающий блокировку прохождения частоты в блоке 3. В блоке 1 по сигналу окончания цикла формируется сигнал запроса, ftpeривания, поступающий на выход 16 устройства. Затем осуществляется, снятие сигнала запроса прерывания аналогично описанному в режиме выхода на заданную фазу. Блок 1 (фиг.З) работает следующим образом. . Интерфейсные сигналы адресные, информационные и управляющие поступают в блок через входные шинные формирователи 18-20. Формирование адресов АО, Л1, А2, A3, А4, А4 и А5 производится в трехступенчатом дешифраторе 21, на входа которых подаются адресные сигналыАДР, поступающие через шинный формирователь 18. Формирование командных сигналов производится ни элементах И 22,..., 30, на один .из.входов которых посту- . пают адресные сигналы АО, А1, А2, A3, А4 и А5, а на второй - управляющий сигнал ВД4 (элементы 22,...,27) или сигнал ПРМ элементы 28,...,3U). Сигнал УСТ, проходя шинный формирователь 18, поступает на управляющие входы триггеров 32 и 33, устанавливая второй триггер (прерывания) 33 в состояние, при котором отсутствует сигнал запроса прерывания, а первый триггер 32 (маски) в состояние, при котором установлена маска. По командным сигналам АОЛВД4 А1ЛВД4; А2АВД4; АЗЛВД4; А4 ВД4}А5АВД4г АОЛПРМ} А1ЛПРМ И А2ЛПРМ элементами 31 и 34-36 формируется сигнал ответа ОТВ. Для обеспечения работы с вычислительным комплексом в устройстве осуществляется установка и снятие маски запроса прерывания. Сигнал об окончании цикла, выдаваемый с второго выхода блока 3 на девятый вход блока 4 (фиг.1), поступает на 5т-вхол триггера 33 (фиг.З), устанавливая его в единичное состояние. Сигнал с выхода второго триггера 33 поступает на первый вход пятого элемента И 37, а на второй - сигнал с выхода первого триггера 32 маски. Если маска снята, то с выхода блока 1 выдается сигнал запроса прерывания, поступающий на выход 16 устройства. Съем сигнала запроса прерывания (производится по командному сигналу

ЗВД4, поступающему на R-вход тригера 33, устанавливая его в нулевое остояние.

Снятие маски производится по коандному cyfTHany А2ЛПРМ, поступаю-ему на S-вход триггера 32 маски,усанавливая его в единичное состояние.

Установка маски производится по омандному сигналу А2АВД4, поступаюему на R-вход триггера 32 маски, устанавливая его в нулевое состояние.

Блок 4 формирования команд (фиг.4) работает следующим образом.

Сигнал Установка, выдаваемый с блока 1 на вход блока 4, в блоке 4 поступает на третий и четвертый триггеры 39 и 40 и через элемент И 42 на пятый триггер 41. При этом с выхода триггера 40 выдается сигнал, поступающий на вход блока 3 и блокирующий прохождение частоты в блоке 3, а Т жггер 41 устанавливается в состоя;ние, при t oTopoM блокируется прохождение частоты через- элементы 45 и 46.

Информационные сигналы, соответствующие второму слову константы, определяющему режим работы устройства, поступают через группу информационных входов блока на информационные входы регистра информации 38.

По сигналу А1ЛВД4,. поступающему с выхода блока 1 через вход блока 4 на управляющий вход регистра информации, обеспечивается запись информации: в регистр и тем самым блок подготав г.. ливается к выполнению заданного режима работы.

По сигналу АОЛПРМ, поступающему через вход блока 4 на S-вход триггера 40, формируется сигнал Пуск, проходящий с выхода триггера 40 на вход блока 3 и снимающий блокировку прохождения частоты через блок 3 на вход блок а 4.

В режимах выхода на заданную фазу, и возврата в исходное состояние сигнал с выхода регистра-информации 38 поступает через элементы 44 -на Sвход триггера 41, устанавливая его в единичное состояние и разрешая прохождение частоты на соответствующие выходы блока 4.,В режиме выхода на заданную фазу, если дискретное значение реализуемой функции/ соответствующее заданной фазе,- число положительное, о чем свидетельствует нулевой сигнал на выходе Признак Знака блока б блока 4, частота с входа блока 4 проходит через элементы И 45 и 58 на выход Сложение блоК51 6 и через элементы 45-61 на выход Вычитание блока 7. Если дискретное значение реализуемой функциичисло отрицательное, то на входе Признак знака блока 6 существует .единичный сигнал. При этом частота поступает с входа через элементы 45 ,и 51 на выход Вычитание блока 6 и

через элементы 45, 59, 53 и 54 на выход Сложение блока .7.

Кроме того, если записанное дискретное значение реализуемой функциичисло положительное, то на выходе элемента 47 возникает сигнал, поступающий на выход блока 4 и перебрасывающий триггер 74 знакового разряда блока 7.

С выходов блока 4 частота поступает на счетные входы блоков 6 и 7 (фиг.1). При достижении вторым счетчиком 6 нулевого значения реализуемо функции на входе Перенос блока 6 блока 4 появляется сигнал, поступающий через элементы 42 на R-вход триггера 41, уста,навливая его в состояние, при котором осуществляется блокировка прохождения частоты через элементы 45 и 46.

Сигнал окончания цикла поступает с выхода блока 3 через вход блока 4 на один из входов элемента 49. На второй вход элемента 49 приходит сиг нал, сформированный на выходе элемента 43 в режимах выхода на заданную фазу, возврата в исходное положение, одиночного цикла генерирования и по команде Останов. Сигнал с выхода элемента 49, поступая на триггер 40, устанавливает его в состояние, при котором блокируется прохождение частоты в блоке 3.

В режиме, возврата в исходное состояние на входе Признак знака блока 7 присутствует сигнал, определяющий знак дискретного значения реализуемой функции, соответствующего концу цикла. Если дискретное значение - число положительное (нулевой сигнсш на входе), то частота с входа блрка 4.через элементы 46, 57, 55 и 54 поступает на выход Сложение блока 7.

Если дискретное значение - число отрицательное (единичный сигнал на входе), то частота с входа блока 4 через элементы 46, 57, 56 и 61 поступает на В ;;1ход вычитание блока 7.

При достижении третьим счетчиком нулевого значения генерируемой функции на входе Перенос блока 7 блока 4 появляется сигнал, поступающий через элемент 42 на R-вход триггера 41, устанавливая его в состояние, при котором осуществляется блокировка прохождения частоты через элемент 45 и 46,

В режиме многократного генерирования на выходе регистра информации установлена нулевая информация. Это вызывает на выходе элемента 44 сигнал, который устанавливает триггер 41 в состояние, при котором блокируется прохожде.ние частоты с входа через элементы 45 и 46. Кроме того, сигнал с выхода элемента 44, проходя

элемент48, снимает блокировку прохождения частоты со входа f блока через элемент 50 на выход Чтение блока 4, соединенный с блоком 5 и блоком 7 .

Режим многократного генерирования продолжается до появления на входе блока 4 командного сигнала Останов А1ЛПРМ, поступающего на S-вход триггера 39. Сигнал с выхода триггера 39, проходя элемент 43, поступает на один из входов элемента 49, где ожидает поступление по второму входу сигнала окончания цикла. Сигнал с выхода элемента 49, поступая на триггер 40, устанавливает его в состоя ние, при котором блокируетей прохождение частоты в блоке 3.

В режиме одиночного цикла генерирования частота также поступает с входа через элемент 50 на выход блока 4. При этом на выходе элемента 43 присутствует сигнал, поступающий по .одному, из входов на элемент 49 и ожидающий прихода сигнала окончания цикла. Эти два сигнала формируют на вых ду элемента 49 сигнал, поступающий нА триггер 40 и устанавливающий его состояние, при котором блокируется прохождение частоты в блоке 3.

Второй счетчик 6 работает следующим образом.

Сигнал Установка, поступая с входа блока на R-входы соответствующих элементов, устанавливает его в нулевое состояние.

В режиме занесения дискретны54 значений реализуемой функции на группу информационных входов блока 6 поступают информационные сигналы. По командному сигналу А5ЛВД4, поступающем с входа блока 6 на управляющие входы счетчика 66 и 67, обеспечивается занесение дискретного значения реализуемой функции, и на группе информационных выходов блока б появляются сигналы, поступающие на информационные входы блока Пс1мяти.

В режиме выхода на заданную фазу частота в зависимости от знака дискретного значения реализуемой.функции информацию о котором несет сигнал на выходе Признак знака блока б блока 4, поступает на ВХОДЕ Сложение или Вычитание блока 6.

Если записанное дискретное значение - число положительное, то частота поступает с входа Сложение блока б на счетный вход сложения счетчика 66. Если записанное дискретное значение - число отрицательное, то частота поступает с .входа Вычитание блока 6 на счетный вход вычитания счетчика бб.

При достижении счетчиками бб и 67 нулевого значения в зависимости от режима, в котором работал блок б, на выходе прямого или обратного переноса

счетчика 67 появляется сигнал. Сигнал с выхода прямого переноса счетчика 67 поступает на выход блока б чпрез элементы 68 и 69, а сигнал с выхода обратного переноса поступает на выход блока б через элемент 69.

По сигналу с выхода блока б блокируется прохождение частоты на входы Сложение или Вычитание блока б. Кроме того, если дискретное зна0чение реализуемой функции - число положительное, то появившийся на вы|ходе прямого переноса счетчика 67 сигнал через формирователь 68 посту,пает на 5-выход триггера знака, его состояние. Таким образом,

5 на информационном выходе счетчика информации фиксируется код, соответстч .вующий нулевому значению реализуемой функции,

В режимах многократного генериро0вания заданной функции, возврата в исходное состояние, одиночного цикла генерирования блок б не работает.

Блок 7 работает следующим образом.

Сигнал Установка поступает с

5 входа блока через элемент 71 на S-вход триггера знака 74 и с входа блока через элемент 73 на R-вход, устанавливает его в состояние, соответствующее нулевому значению реализуемой

0 функции.

В режиме занесения дискретных значений реализуемой функции блок 7 не работает.

.В режиме выхода на заданную фазу

5 частота в зависимости от знака дискретного значения реализуемой функции, записанного в блок б, поступает на входы Сложение или Вычитание блока 7.

0

Если записанное дискретное значение - число положительное, то частота поступает на счетный вход вычитания счетчика 75, если записанное дискретное значение - число отрицательное, то частота поступает на счетный

5 вход сложения счетчика 76. Кроме того, если записанное дискретное значение реализуемой функции - число положительное, то на вход блока 7 от . 4 поступает сигнал, проходящий на

O R-вход триггера знака 74 и изменяющий его состояние, соответствующее нулевому значению реализуемой функции, на состояние, соответствующее положительному значению реализуемой

5 функции.

В режиме многократного генерирования на входе Чтение блока 7 появляется сигнал, проходящий через элемент70 на управляющие входы счет0чиков 75 и 76 и через элементы 70 и 72 на управляющий вход триггера знака 74 и разрешающий запись в блок 7 информации, считываемой из блока памяти и поступающей на группу информационных входов блока 7.

5 На информационном выходе блока 7 появляется информация, поступающая на цифро-аналоговый преобразователь 9 После отработки заданного количества циклов блокируется прохождени частоты в блок 7. При этом на информационных выходах блока 7 фиксируется дискретное значение сгенерированной функции, соответствующее начальной фазе. . На выходе триггера 74 блока 7 при сутствует сигнал, соответствукщий знаку дискретного значения сгенерированной функции и поступаюций на вход блока 4. В режиме возврата в исходное состояние частота в зависимости от знака дискретного значения сгенерированной функции поступает на входы (;1ложение или Вычитание блока 7. Если записанное в блоке 7 дискрет ное значейие - число положительное, то частота поступает на счетный вход сложения счетчика 75. Если записанно дискретное значение - число отрицательное, то частота поступает на счетный вход вычитания счетчика 76, При достижении счетчиками 75 и 76 нулевого значения в зависимости от. режима, в котором работали счетчики, на выходе прямого или обратного пере носа счетчика 76 появляется сигнал. Сигнал с выхода прямого переноса счетчика 76 поступает на выход блока 7 через формирователь 77 и конъюн тор 78, а сигнал с выхода обратного переноса поступает на выход блока 7 через конъюнктор 78. По сигналу с выхода блока 7 блокируется прохождение частоты на входе Сложение или Вычитание 7. Кроме того, сигнал с выхода прямо го переноса через формирователь 77 и элемент 71 поступает на S-вход триггера знака и изменяет его состояние, соответствующее положительному значе нию сгенерированной функции, на состояние, соответствующее нулевому зна чению сгенерированной функции.При этом на информационных выхода блока 7 фиксируется нулевое значение сгенерированной функции. Таким образом, предлагаемое устро ство обеспечивает изменение вида генерируемой функции, згщание фазы генерируемой функции и реализацию режи мов выхода на заданную фазу и возвра щение в исходное состояние, необходимых для безударной работы испытательчых стендов, режима разового выполнения цикла, а также управление о вычислительного комплекса за счет введения адресной выборки блока, бло ка формироваьшя команд второго и тре тьего счетчиков с соответствуюцими связями. Формула изобретения 1. Устройство для вывода произ- . вольно изменяющейся функции, содержащее генератор тактовых импульсов, выход которого соединен с первым входом делителя частоты, в.торой вход которого соединен с первым входом первого счетчика, выход которого соединен с первым входом блока памяти и цифроаналоговый преобразователь, о т личающееся тем, что, с целью расширения области применения устройства путем изменения вида и фазы генерируемой функции, в него введены блок формирования команд, второй И третий счетчики и блок адресной выборки, первый выход которого соединен с вторым входом делителя частоты, первыми входами первого и второго счетчиков и блока формирования, команд, второй, третий и четвертый входы которого соединены соответственно с втосым, тоетьим и четвертым выходами блока адресной выборки, пятый выход которого соединен с пятым входом блока формирования команд, третьим входом делителя частоты, вторыми входами первого и второго счетчиков и первым входом третьего счетчика, третий и четвертый входы второго счетчика соединены соответственно с первым и вторым выходами блока формиройания команд/ третий выход которого соединен с вторым входом третьего счетчика, первый выход которого соединен с входом цифроаналогового преобразователя, выход которого является одним выходом устройства, второй и третий выходы третьего счетчика соединены соответственно с шестым и седьмым входами блока формирования команд, четвертый и пятый выходы которого соединены с четвертым и пятым входами делителя частоты. Первый выход которого соединен с восьмым входом блока формирования команд, а второй - с одним входом блока адресной выборки,- и девятым входом бдока формирования команд, шестой и седьмой выходы которого соединены соответственно с третьим и четвертым входами третьего счетчика, пятый вход которого соединен с выходом блока памяти, а шестой вход с восьмым выходом блока формирования команд и третьим входом первого счетчика, четвертый вход которого соеди-i нен с шестым выходом блока адресной выборки, седьмой выход которого соединен с пятым входом второго счетчика и вторым входом блока памяти, третий вход которого соединен с первым выходом второго счетчика, второй и третий выходы которого соединены соответственно с десятым и одиннадцатым .входами блока формирования команд, (Шестой вход делителя частоты соединен с восьмым выходрм блока адресной выборки, другие входы и выходы которого являются соответствующими входа ми и выходами устройства, 2. Устройство ПОП.1, отличающееся тем, что блок адрес ной выборки содержит первую и вторую группы элементов И, дешифратор, первый, второй и третий формирователи сигналов, первый, второй, третий, четвертый и пятый элементы И, первый и второй триггеры, первые входы элементов И первой группы соединены с соответствующими выходами дешифратора, а вторые входы - с первым выходо первого формирователя сигналов, первые входы элементов И второй группы соединены с соответствующими выходам дешифратора, а вторые входы - с вторым выходом первого формирователя сигналов, выход первого элемента И первой группы соединен с восьмым выходом блок-а и первым входом первого элемента И, второй вход которого сое динен с выходом второго элемента И первой группы и вторяым выходом блока, выход третьего элемента И первой группы соедийен с третьим входом Шервогр элемента И и первым входом первого триггера, выход четвертого элемента И перво.й группы соединен с четвертым входом элемента И и первым входом второго триггера, выход - пятого элемента И первой группы .соединен с пятым входом первого элемента И и шестым выходом блока, выхо fiiecTOro элемента И первой группы соединен с. шестым входом первого элемента И и седьмым выходом блока, выходы первого и второго элементов и второй группы соединены соответствен но с седьмым и восьмым входами перво го элемента И и третьим и четвертым выходами блока, выход первого элемен та И через второй элемент И соединен с первым входом третьего элемента И, второй вход которого соединен с выхо дом третьего элемента И второй группы и вторым входом первого триггера, второй вход второго триггера соедине с одним входом блока, третьи входы первого и второго триггеров соединены с третьим выходом первого формирователя сигналов и пятым выходом блог; ка, входы первого, второго и третьего формирователей сигналов соединены с соответствующими другими выходами блока, выход второго формирователя сигналов соединен с первым ввлходом блока, выходы третьего формирователя сигналов соединены с соответствующими входами дешифратора, выход третьего элемента И соединен с входом четвертого элемента И, выходы первого и вто рого триггеров соединены с соответствующими входами пятого элемента И, выходы четвертого и пятого элементов И соединены с соответствующими другими выходами блока. 3. Устройство ПОП.1, отличают .е е с я тем, что блок формирования команд содержит третий, четвертый и пятый триггеры, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый, семнадцатый, восемнадцатый, девятнадцатый, двадцатый, двеодцать первый, двадцать второй, двадцать третий, двадцать четвертый, двадцать пятый, двадцать шестой элементы и и регистр, одни входы которого соединены с первым входом блока, а другой вход с вторым входом блока, .пятый вход которого соединен с первым входом шестого элемента И, третьим входом регистра, первыми входами третьего и четвертого триггеров, выход третьего триггера соединен с первым входом седьмого элемента И второй, третий и четвертый входы которого соединены с соответствующими первым, вторым и третьим выходами регистра, четвертый выход которого соединен с первыми входами восьмого и девятого элементов И, а пятый выход соединен с первыми входами десятого и одиннадцатого элементов И и вторым входом восьмого элемента И, выход которого соединен с входом двенадцатого элемента И, вторым входом шестого элемента И и первым входом пятого триггера, второй вход которого соединен с выходом шестого элемента И, третий и четвертый входы которого соответственно соединены с десятым и шестым входами блока, девятый вход которого соединен с первым входом 1;ринадцатого элемента И, второй вход которого соединен с выходом седьмого элемента И, а выход соединен с вторыми входами триггеров, выходы четвертого триггера соединены соответственно с четвертьом и пятым выходами блока, а третий вход - с третьим входом блока, четвертый вход которого соединен с третьим входом третьего триггера, а восьмой вход - с вторыми входами девятого и десятого элементов И и перBtuM входом четырнадцатого элемента И, второй вход которого соединен с выодом двенадцатого элемента И, а выод - с восьмым выходом блока, первый выход которого соединен с выходом пятнадцатого элемента И, первый вход которого соединен с одиннадцатым вхоом блока, входом шестнадцатого элеента И и первым входом семнадцатого элемента И, выход которого соединен с первым входом восемнадцатого эле ента И, второй вход которого соединен с выходом девятнадцатого элемента И, первый вход которого соединен с перым входом двадцатого элемента И и ыходом двсщцать первого элемента И,

вход которого соединен с выходом десятого элемента И, третий вход которого соединен с выходом пятого триггера и третьим входом девятого элемента И, выход которого соединен с вторым входом пятнадцатого элемента И, первым входом двадцать второго элемента И и входом двадцать третьего элемента И, выход которого соединен с вторым входом семнадцатого элемента И и первым входом двадцать четвертого элемента И г второй вход которого соединен с выходом шестнадцатого элемента И и вторыми входами двадцать второго и одиннадцатого элементов И, выходы которых (Ьоответстввнно соединены с вторым и седьмым выходами блока, третий выход которого соединен с выходом восемнадцатого элемента И,

а шестой выход соединен с третьим входом одиннадцатого элемента И и выходом двадцать пятого элемента И, первый вход которого соединен с выходом двадцать четвертого элемента И, а второй вход - с выходом двадцатого элемента И, второй вход которого соединён с седьмом входом блока и входом двадцать шестого элемента И, выход которого соединен с вторым входом девятнадцатого элемента И.

Источники информации, принятые во внимание при экспертизе

1.Патент США № 3633017, кл. G 06 F 5/04, опублик.1970.

2.Прецизионный стабильный генератор синусоидальных колебаний с цифровым управлением. Электроника и

связь, 1979, № 3, с.7 (прототип).

b

Vff(ffofli or.

tft/ffffff6ff fffc

Af/f4v.

5

-t

f Cjfff e/fae ffMyufrrffffve

Li

At fls

Устомт

L

/ew

/

ffjyyyHffX fffOf

Jfff ff

f/to/fcrff

fy4f

. rpvfmcf //(., -. Wcr «

-/

/

, i /)тъ

nepeff jc .jf JJM

X

, JL

Ч С

/

f

к

.

ч

7S

.ff