(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ
1
Изобретение относится к запоминающим устройствам и может быть применено для контроля, в частности, больших интегральных схем оперативных запоминающих устройств (БИС ОЗУ) при их массовом производстве.5
Известны устройства для контроля оперативной памяти 1- и 2.
Одно да известных устройств содержит блок управления, программный блок,счетчики адресов, циклов, .адресных операций, ю блоки сравнения адресов, циклов «. количества циклов, коммутатор, дешифратор, амплитудно-временной дискриминатор, блоки .анализа, формирования управляющих сигналов и формирования адреса 1.
Недостатком этого устройства является 5 низкая надежность.
Из известных устройств наиболее близким техническим решением к дредлагаемому является устройство для контроля оперативной памяти, содержащее блок управления, 2о блок хранения программ, счетчики адресов и циклов, блок сравнения, амплитудно-временной дискриминатор, формирователь чисел (данных), формирователи сигналов адреса, счетчики, делитель частоты, элемент
ПАМЯТИ
ИЛИ и коммутатор для переключения выводов объекта контроля 2.
Недостатком этого устройства . является невысокая надежность, так как оно не обеспечивает достаточной полноты контроля, например, не обнаруживает свои при многократном обращении к ячейкам памяти, расположенным на соседних строках или столбцах с контролируемой ячейкой, а также имеет ограниченные возможности в формировании тестовых комбинаций.
Цель изобретения - повышение надежности устройства.
Поставленная цель достигается тем, что в устройство для контроля оперативной памяти, содержащее амплитудно-Временной дискриминатор, формирователь управляющих сигналов, формирователь информационных сигналов, счетчики,, первую схему сравнения, блок управления и блок задания программ, первый и второй входы которого подключены соответственно к первому выходу блока управления и к выходу амплитудновременного дискриминатора, а выходы к входам блока управления, формирователя управляющих сигналов, формирователя информационных сигналов, одним из входов
первой схемы сравнения, первого и второго счетчиков,ВЫХОДЫ которых соеднненыС другими входами первой схемы сравнения, а управляющие входы и с-вторым выходомблока управления, третий выход Которого подключен к управляющим входам формирователя управляющих сигналов и амплитудно-временного дискриминатора, одни из входов KOI;Oрого соединены соответственно с входами и с выходами формирователя информационных сигналов, выходы которого и выходы формирователя управляющих сигналов являются одними из выходов устройства,, входами которого являются другие входы амплитудно-временного дискриминатора, в него введены третий И четвертый счетчики,, вторая схема сравнения, мультиплексор и блок задания приращения кодов, первый и второй входы которого подключены соответственно к в.ыходам первой И второй Схем сравнения, а первый, второй И третий -выходы - соответственно, к другим входам первого и второго счетчиков и. к управляющему входу фор мирователя информационных сигналов,Одни из входов второй схемы сравнения соединены с выходами третьего И четвертого счетчиков, а другие входы - с выходами блока задания программ и одними из входов третьего И четвертого счетчиков, управляющие входы которых подключены к управляющему входу первого счетчика,, а другие входы соответственно к четвертому и к пятому выходам блока задания приращения кодов, .третий вход и щестой выход которого являются управляющими, а четвертый вход и седьмой выход соединены соответственно с выходами блока задания программ и с одним из ВХОдов мультиплексора, другие входы которого подключены соответственно н выходам первого, второго третьего и четвертого счетчиков, выходы мультиплексора являются другими выходами устройства.
Кроме того, блок задания приращения кодов содержит триггеры, коммутаторы и сумматоры по модулю два,, причем управляющие входы первого коммутатора являются соответственно первым и вторым входами блока, счетные входы триггеров н одни из входов коммутаторов соответственно объединены и ЯВЛЯЮТСЯ третьим и четвертым входа ми блока, выходы первого коммутатора подключены к установочным входам триггеров, прямые и инверсные выходы которых соединены с другими входами коммутаторов, входы сумматоров по модулю два подключены соответ.ственно к выходам коммутаторов, кроме первого, выходы сумматоров по модулю два являются выходами блока, управляющими выходами которого являются выходы триггеров. .
На фиг. 1 изображена функциональная схема устройства на фиг. 2 и 3 - схемы наиболее предпочтительных вариантов выполнения блока задания приращения кодов и блока управления соответственно.
Предложенное устройство содержит (фиг. 1) блок управления, блок 2 задания программ, предназначенный для долговременного хранения информации, необходимой для выполнения программы контроля БИС ОЗУ, первый 3 и второй 4 счетчики, служащие для формирования адреса строки, третий 5 и четвертый 6 счетчики, служащие для формирования адреса стобца, первую 7 и вторую 8 схемы сравнения, блок 9 задания приращения кодов, мультиплексор10, амплитудно-Временной дискриминатор 11, формирователь 12 управляющих сигналов и формирователь 13 информационных сигналов.
На фиг. 1 обозначены контактный узел 14, представляющий собой релейную матрицу, обеспечивающую подключение входов И выходов устройства .к выводам контролируемого БИС ОЗУ.
Блок задания приращения кодов содержит (фиг. 2) триггеры 15, количество .которых определяется сложностью формируемых тест-последовательностей, первый - щестой коммутаторы 16-21 и первый пятый сумматоры 22 - 26 по модулю два.
Блок управления содержит (фиг. 3) генератор 27 тактовых сигналов, пятый счетчик 28, третью схему 29 сравнения, первый 30 и второй 31 блоки местного управления, генератор 32 сигналов считывания, регистр 33 готовности, седьмой 34 и восьмой 35 коммутаторы, элемент И 36 и щестой Сумматор 37 по модулю два.
На фиг. 3 обозначен вход 38 сигнала «Пуск блока управления.
Предложенное устройство работает следующим образом.
В блок 2 (фиг. 1) предварительно заносится информация, содержащая данные о реализуемом алгоритме контроля (необходимой тест-последовательности), а размеры контролируемой БИС ОЗУ (об объеме ее памяти), о Частоте следования тактовых сигналов, о величинах граничных значений считываемого сигнала «О и «1.
В контактный узел 14 (фиг. 1) помещается контролируемая БИС ОЗУ. По сигналу «Пуск от блока 2 в блок 1 (фиг. 1) заносятся данные о периоде следования тактовых сигналов с выхода генератора 27 (фиг. 3 и времени выработки команд, управляющих работой устройства (начала и конца работы), в счетчики 3-6 (фиг. 1) - коды начальных адресов ячеек памяти контролируемой БИС ОЗУ и ее размеров, в схемы 7, 8 сравнения - коды конечных адресов (строк, столбцов},, в блок 9 (фиг. 1) - величины приращений кодов адресов, а также команды для занесения этих приращений в счетчики 3-6, в дискриминатор 11 (фиг. 1) заносятся значения параметров Контролируемых уровней «О и «1, в формирователь 12 (фиг. 1) - данные о параметрах сигналов управления для занесения информации (в соответствии с реализуемым алгоритмом) в объект контроля, а в формирователъ 13 (фиг. 1) - информация, которая должна быть занесена в объект контроля согласно с адресами выбранных ячеек контролируемого ОЗУ. По окончании процесса занесения информации из блока 2 (фиг.Л) в вышеперечисленные блоки устройства,, блок 1 (фиг. 1 и 3) вырабатывает команду, по которой блок 9 (фиг. 1 и 2) формирует сигналы приращений кодов, увеличивающие или уменьшающие содержимое счетчиков 3-6 (фиг. 1) в моменты прихода тактовых импульсовОт блока 1 (фиг. 3), а также сигналы для мультиплексора 10 (фиг. 1), посредствомКоторых последний осуществляет подачу сигналовС выходов разрядов счетчиков 3-6 к узлу 14 для включения объекта контроля и для формирователя 13 (фиг. 1), по которым последний изменяет информацию, поступающую на входы узла 14 и дискриминатора 11 (фиг. 1). Работа блока 9 (фиг. 2) происходит следующим образом. .В соответствии с программой контроля, поступающей на его входы из блока 2: (фиг. 1 и 2) и по сигналам со схем 7 и 8 сравнения, коммутатор 16 осуществляет комбинирование триггеров 15 таким образом. что на выходе каждого триггера 15 устанавливается сигнал необходимого уровня («О или «1) и длительности. Из комбинации этих сигналов посредством коммутаторов и сумматоров 22- 25 (фиг. 2) формируются сигналы приращения для счетчиков 3--6 (фиг. 1), а посредством коммутатора 21 и сумматора 26 (фиг. 2) вырабатывается сигнал для мультиплексора 10 (фиг. 1). Так на входах объекта контроля устанавливаются код адреса и код данных, соответствующие реализуемому алгоритму контроля («бегущая 1, «О, «щахматный порядок,, «реверсивный скачок с переменным шагом, «диагональный порядок, «сдвигающаяся диагональ, «разрущение строки (столбца) и др.). Занесение этой информации с выходовМультиплексора 10 и формирователя 131 (фиг. 1) в объект контроля осуществляется сигналами с формирователя 12 по приходу тактового импульса с выхода блока 1 (фиг. 1). Вы.шеописанным образом Осуществляется запись информации по всему полю адресов объекта контроля в соответствии с реализуемым алгоритмом контроля. По окончании процесса записи информации в объект .контроля производится считывание информации и сравнение ее (по амплитуде и времени) с заданными в дискриминаторе 11 уровнями «О и «1 по командам с блока 1 (фиг. I). Результат сравнения с выхода дискриминатора 11 поступает в блок 2 на информационную обработку. Таким образом, осуществляется функциональный контроль БИС ОЗУ согласно реализуемым алгоритмам контроля. При реализации алгоритма контроля «щахмат«ый порядок в формировании тест-последовательности участвуют лищь счетчики 3 и 5, образуя с помощью блока 9 (фиг. 1) единичный счетчик, формирующий код адреса контролируемой ячейки. При реализации тестпоследовательностей «бегущая 1 или «О и «реверсивный скачок с переменным шагом счетчики 3 и 5 посредством блока 9 образуют единый счетчик адресов, а счеетчики 4 и 6 (фиг. 1) циклов, как в известном устройстве,, взятомЗа прототип. При формировании тест-последователъности «диагональный порядок блок9 (фиг. 1 и 2) осуществляет одновременное управление счетчиками 4 и 6 (фиг. 1), задавая им одновременно значение приращений кодов адреса столбца и адреса строки. Тест-последовательность «сдвигающая диагональ является модификацией тестовой Комбинации «диагональ, так как при данной тестовой комбинации запись и считывание «1 («О) производятся не только для центральной диагонали, а и для всех не центральных диагоналей, что позволяет эффективно выявлять неисправности в де1цифраторе и в схемах усилителей считывания контролируемого ОЗУ, а тест-разрушениестроки (столбца) синтезируется с целью выявления сохранности Информации в ячейках памяти контролируемой БИС ОЗУ, расположенных на соседних строках (столбцах) по отношению к проввряемой ячейке при многократном обрашении к ней при любом из алгоритмов контроля. В силу этого указанная тест-последовательность представляет собой сложную последовательность являющуюся синтезом таких, более простых, последовательностей, как «бегущий «О или «1, «щахматный порядок, «реверсивный скачок с переменным шагом и др. При реализации тест-последовательностей «сдвигающаяся диагональ и «разрущение строки (столбца) блок 9 (фиг. 1 и 2) осуществляет как одновременное, так и разновременное управление счетчиками 3-6 (фиг. 1), комбинируя их в единичный счетчик, (например, счетчики 3 и 4, счетчики 5 и 6) или разделяя счетчики 3 и 6 в процессе формирования тест-последовательностей. Технико-экономическое рреимущество предлагаемого устройства заключается в том, что оно обеспечивает более щирокие возможности формирования контрольных теСтовых последовательностей, а также позвояет обнаруживать сбои при многократном бращении (записи или считывании информации) к ячейкам памяти, расположенным
на соседних строках или столбцах по отношению к контролируемой ячейке ОЗУ, за счет чего значительно повышается надежность устройства.
Формула изобретения
1. Устройство для контроля оперативной памяти, содержащее амплитудно-временной дискриминатор, формирователь управляющих сигналов, формирователь информационных сигналов, счетчики, первую схему сравнения, блок управления и блок задания программ, первый и второй входы которого подключены соответ.ственно к первому выходу блока управления и к выходу амплитудновременного дискриминатора, а выходы к входам блока управления, формирователя управляющих сигналов, формирователя информационных сигналов, одним из входов первой схемы сравнения, первого И второго очетчш ов, выходы которых соединены с другими входами первой схемы сравнения, а управляющие входы - с вторым выходом блока управления, третий выход которого подключен к управляющим входам формирователя управляющих сигналов и амплитудно-временного дискриминатора, одни из входов которого соединены соответственно с входами и с выходами формирователя информационных сигналов, выходы которого и выходы формирователя управляющих сигналов являются одними из выходов устройства, входами которого являются другие входы амплитудно-временного дискриминатора, отличающееся тем, что, с целью повышения надежности устройства, в него введены третий И четвертый счетчики, вторая схема сравнения, мультиплексор и блок задания приращения кодов, первый и второй входы которого подключены соответ.ственно к выходам первой и второй Схем сравнения, а первый, второй и третий выходы - соответственно к другим входам первого и второго счетчиков и к управляющему входу формирователя информационных сигналов, одни из входов второй Схемы сравнения соединены с выходами третьего и четвертого счетчиков, а другие входы - с выходами блока задания программ и одними из входов Т.ретьего и четвертого счетчиков, управляющие входы которых подключены к управляюще му входу первого счетчика, а другие входы соответственно к четвертому и к пятому выходам блока задания приращения кодов, третий вход и шестой выход которого являются управляющими, а четвертый вход и седьмой выход соединены соответственно с выходами блока задания программ и с одним из входов мультиплексора, другие входы которого подключены соответ.ственно к выходам первого, второго, третьего и четвертого счетчиков, выходы мультиплексора являются другими выходами устройства.
2. Устройство по п. 1, отличающееся тем, что блок задания приращения кодов содержит триггеры, коммутаторы и сумматоры по модулю два,, причем управляющие входы первого коммутатора являются соответ.ственно первым и вторым входами блока, счетные входы триггеров и одни из входов ком
мутаторов соответ.ственно объединены и являются третьим и четвертым входами блока, выходы первого коммутатора подключены к установочным входам триггеров, .прямые и инверсные выходы которых соединены с другими входами коммутаторов, входы сумматоров по модулю два подключены соответственно к .выходам коммутаторов, кроме первого, выходы сумматоров по модулю два являются выходами блока, управляющими выходами которого являются выходы триггеров.
Источники информации, принятые во внимание при экспертизе
1.Авторское Свидетельство GCGP № 526954, кл. G 11 С 29/00, 1976.
2.Авторское свидетельство СССР по заявке № 2669569/18-24, кл. G И С 29/00,
1978 (прототип).
f/г. /
От 8
/f/ff
